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発明の名称 電源装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−129853(P2007−129853A)
公開日 平成19年5月24日(2007.5.24)
出願番号 特願2005−321318(P2005−321318)
出願日 平成17年11月4日(2005.11.4)
代理人 【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
発明者 牧田 聖嗣 / 安保 正治 / 粂 宜伸 / 尾島 義敬 / 荒木 慎也
要約 課題
本発明は、スイッチング損失を効率的に低減することができる電源装置の提供を目的とする。

解決手段
本発明は、メインスイッチング素子と同期整流用スイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、同期整流用スイッチング素子のゲートに対する印加電圧をオフ電圧にする時からメインスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムTdを調整する電源装置において、デットタイムTdを負の領域になるまで可変してデットタイムTdを最適化することを特徴とする。
特許請求の範囲
【請求項1】
第1のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第2のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムTdを調整する電源装置において、
第1のスイッチング素子と第2のスイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、デットタイムTdを調整することを特徴とする、電源装置。
【請求項2】
デットタイムTdを負の領域になるまで可変してデットタイムTdを最適化することを特徴とする、請求項1に記載の電源装置。
【請求項3】
k回目(kは正の整数)の第2のスイッチング素子のターンオン時に検出された交点電圧の今回値とk−1回目のターンオン時に検出された交点電圧の前回値との大小に応じて、k回目のターンオン時のデットタイムTd(k)から所定時間幅αを増減してk+1回目のターンオン時のデットタイムTd(k+1)を決定する調整回路を備え、
交点電圧の今回値が前回値より小さい場合は、k回目のターンオン時のデットタイムTd(k)から所定時間幅αを引いた値が負であっても、当該負のデットタイム(Td(k)−α)を、k+1回目の第2のスイッチング素子のターンオン時のデットタイムTd(k+1)として用いることを特徴とする、請求項2に記載の電源装置。
【請求項4】
第1のスイッチング素子は、同期整流用スイッチング素子であり、第2のメインスイッチング素子であり、前記デットタイムTdの調整は、同期整流用スイッチング素子のスイッチングタイミングを変化させることで実現することを特徴とする、請求項1、2又は3に記載の電源装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、第1のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第2のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムTdを調整する電源装置に関する。
【背景技術】
【0002】
従来から、インバータ回路を構成する上下アームのスイッチング素子を交互にオン・オフさせる電圧型PWMインバータ装置において、各相の出力電圧状態を示すパルス信号を入力し、前記パルス信号のパルス幅を測定するパルス幅測定回路と、前記パルス幅測定回路により測定されたパルス幅と指令PWMパターンのパルス幅との比較によりデッドタイム誤差補正を行う簡易型デッドタイム補正回路と、を有していることを特徴とする電圧型PWMインバータ装置が知られている(例えば、特許文献1参照)。
【0003】
また、直流電源に対し並列に、主スイッチング素子としてのハイサイド側MOSFETと同期整流素子としてのローサイド側MOSFETとの直列回路を接続し、ローサイド側MOSFETのドレイン−ソース間に平滑リアクトルと平滑コンデンサとを直列に接続すると共に、ハイサイド側MOSFET及びローサイド側MOSFETを交互にオン/オフさせることにより前記直流電源の電圧を降圧して前記平滑コンデンサの両端に接続された負荷に一定電圧を供給する同期整流式の降圧型DC−DCコンバータにおいて、
ハイサイド側MOSFET及びローサイド側MOSFETに対するゲート信号を出力する制御回路が、
平滑コンデンサの両端の電圧を一定に制御するためのパルス幅制御信号の反転論理信号とローサイド側MOSFETの両端電圧の反転論理信号との論理積信号をローサイド側MOSFETのゲート信号として出力する手段と、
ローサイド側MOSFETのゲート電圧の反転論理信号と前記パルス幅制御信号との論理積信号をハイサイド側MOSFETのゲート信号として出力する手段と、
を備えたことを特徴とする降圧型DC−DCコンバータが知られている(例えば、特許文献2参照)。
【0004】
また、同様にデットタイムを自動制御する技術として、降圧型DC−DCコンバータにおいて、メイントランジスタと同期整流用トランジスタとが同時にオンして、大きな貫通電流が生じないように、メイントランジスタのターンオンを遅らせてデットタイムを生成する技術が知られている(例えば、特許文献3参照)。
【特許文献1】特開2000−278961号公報
【特許文献2】特開2004−312913号公報
【特許文献3】US6、369、250(B1)の明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上述の従来技術では、デッドタイムを調整(補正ないし変更)するが、デットタイムは予め決められたデットタイムであるので、サージ電圧の発生を最適に抑制するデットタイムを設定することができず、スイッチング損失を効率的に低減することができないという問題点がある。
【0006】
そこで、本発明は、スイッチング損失を効率的に低減することができる電源装置の提供を目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、第1の発明は、第1のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第2のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムTdを調整する電源装置において、
第1のスイッチング素子と第2のスイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、デットタイムTdを調整することを特徴とする。
【0008】
第2の発明は、第1の発明に係る電源装置において、デットタイムTdを負の領域になるまで可変してデットタイムTdを最適化することを特徴とする。
【0009】
第3の発明は、第2の発明に係る電源装置において、k回目(kは正の整数)の第2のスイッチング素子のターンオン時に検出された交点電圧の今回値とk−1回目のターンオン時に検出された交点電圧の前回値との大小に応じて、k回目のターンオン時のデットタイムTd(k)から所定時間幅αを増減してk+1回目のターンオン時のデットタイムTd(k+1)を決定する調整回路を備え、
交点電圧の今回値が前回値より小さい場合は、k回目のターンオン時のデットタイムTd(k)から所定時間幅αを引いた値が負であっても、当該負のデットタイム(Td(k)−α)を、k+1回目の第2のスイッチング素子のターンオン時のデットタイムTd(k+1)として用いることを特徴とする。
【0010】
第4の発明は、第1、2又は3の発明に係る電源装置において、第1のスイッチング素子は、同期整流用スイッチング素子であり、第2のメインスイッチング素子であり、前記デットタイムTdの調整は、同期整流用スイッチング素子のスイッチングタイミングを変化させることで実現することを特徴とする。第3の発明によれば、出力電圧を決定するメインスイッチング素子のデューティを変化させることなく、デットタイムTdを調整できる。
【発明の効果】
【0011】
本発明によれば、検出した交点電圧に基づいてデットタイムTdを変更するので、交点電圧が最小となるデットタイムに変更可能であり、この結果、スイッチング損失を効率的に低減することができる電源装置を得ることができる。
【発明を実施するための最良の形態】
【0012】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【0013】
図1は、本発明による電源装置10の一実施例を示す主要回路図である。本実施例の電源装置10は、図1に示すように、同期整流式の降圧型DC−DCコンバータである。具体的には、直列に接続されたメインスイッチング素子11及び同期整流用スイッチング素子12が、直流電源(図示せず)に並列に接続される。同期整流用スイッチング素子12のドレイン−ソース間には、平滑リアクトルと平滑コンデンサとが直列に接続され、平滑リアクトルと平滑コンデンサとの間から出力電圧VOUTが取り出される。メインスイッチング素子11及び同期整流用スイッチング素子12は、以下で詳説する態様で、交互にターンオン/ターンオフされ、直流電源の電圧VINを降圧し、平滑コンデンサに並列的に接続された負荷(図示せず)に略一定の出力電圧VOUTを供給する。尚、メインスイッチング素子11及び同期整流用スイッチング素子12は、好ましくは、MOSFET(metal oxide semiconductor field−effect transistor)からなる。
【0014】
電源装置10は、PWM信号生成回路13と、デットタイム制御回路14と、サージ電圧検出及びピークホールド回路15を備える。
【0015】
サージ電圧検出及びピークホールド回路15は、メインスイッチング素子11と同期整流用スイッチング素子12との中点電圧V1(交点電圧又はサージ電圧ともいう。)を検出し、そのピーク値を記憶保持する。サージ電圧のピーク値は、メインスイッチング素子11がターンオンする毎に検出・保持され、前回値と比較される。
【0016】
デットタイム制御回路14は、PWM信号生成回路13からのPWM信号、及び、サージ電圧検出及びピークホールド回路15からの比較結果に基づいて、メインスイッチング素子11のゲートに印加されるゲート信号Vg1、及び、同期整流用スイッチング素子12のゲートに印加されるゲート信号Vg2を生成する。後に詳説するが、メインスイッチング素子11をターンオン/オフするためのゲート信号Vg1のHigh/Lowの切り替え(スイッチングタイミング)は、PWM信号のデューティに支配され、同期整流用スイッチング素子12をターンオン/オフするためのゲート信号Vg2のHigh/Lowの切り替え(スイッチングタイミング)は、PWM信号のデューティ及びサージ電圧の検出値に支配される。
【0017】
デットタイム制御回路14は、同期整流用スイッチング素子12のスイッチングタイミングを可変して、ゲート信号Vg1及びゲート信号Vg2が共にLow(ゼロ)になっている時間であるデットタイムTd、主には、ゲート信号Vg2がLowになる時からゲート信号Vg1がHigh(ゲート電圧)になる時までのデットタイムTdを調整する。この際、デットタイム制御回路14は、サージ電圧検出及びピークホールド回路15で検出されたサージ電圧のピーク値に基づいて、サージ電圧のピーク値が最小になるようにデットタイムTdを変化させていく。
【0018】
図2は、図1に示す電源装置10の動作波形を示し、上から、メインスイッチング素子11のゲート信号Vg1の波形、同期整流用スイッチング素子12のゲート信号Vg2の波形、及び、中点電圧V1の波形を示す。
【0019】
図2に示す波形において、最初のメインスイッチング素子11のターンオン時(図中、最も左側)においては、比較的大きなデットタイムTd1(例えば初期値である所定のデフォルト値)が設定されており、それに応じて比較的大きなサージ電圧が発生している。このサージ電圧のピーク値はサージ電圧検出及びピークホールド回路15で検出され、前回値との比較結果がデットタイム制御回路14に入力される。本例では、最初のメインスイッチング素子11のターンオン時であるため、デットタイム制御回路14は、次のメインスイッチング素子11のターンオン時のデットタイムTd3を、デットタイムTd1より小さい値に設定している。
【0020】
次のメインスイッチング素子11のターンオン時(左から2番目)においては、デットタイムTd1より小さいデットタイムTd3が適用され、サージ電圧のピーク値が低減されている。このサージ電圧のピーク値はサージ電圧検出及びピークホールド回路15で検出され、前回値との比較結果がデットタイム制御回路14に入力される。本例では、サージ電圧のピーク値の今回値が前回値よりも低減されているので、デットタイム制御回路14は、次のメインスイッチング素子11のターンオン時のデットタイムTd5を、デットタイムTd3より小さい値に設定している。図2に示す例では、このとき、デットタイムTd5は負の値となり、ゲート信号Vg2がLowになる前にゲート信号Vg1がHighになることになる。
【0021】
次のメインスイッチング素子11のターンオン時(左から3番目)においては、負のデットタイムTd5が用いられ、ゲート信号Vg2がLowになる前にゲート信号Vg1がHighに切り替えられる。図2に示す例では、負のデットタイムTd5のとき、サージ電圧のピーク値が更に低減されている。従って、デットタイム制御回路14は、次のメインスイッチング素子11のターンオン時のデットタイムTd7を、デットタイムTd5より小さい値に設定している。このとき、デットタイムTd7は、負のデットタイムTd5により更に小さい負の値となり、ゲート信号Vg2がHighになる時間とゲート信号Vg1がHighになる時間の重複時間が更に長くなる。
【0022】
次のメインスイッチング素子11のターンオン時(左から4番目)においては、負のデットタイムTd7が用いられ、ゲート信号Vg2がLowになる前にゲート信号Vg1がHighに切り替えられている。図2に示す例では、デットタイムTd7のときは、サージ電圧のピーク値の今回値が前回値よりも大きくなっている。このため、デットタイム制御回路14は、次のメインスイッチング素子11のターンオン時のデットタイムTd9を、デットタイムTd7より大きい値に戻している。このとき、デットタイムTdの増減幅が同一の場合は、デットタイムTd9は、デットタイムTd5と同一となる。
【0023】
次のメインスイッチング素子11のターンオン時(左から5番目)においては、デットタイムTd7より大きいデットタイムTd9(例えばデットタイムTd5と同一)が用いられ、これまでのサージ電圧の最小値と略同一のサージ電圧が実現されている。
【0024】
このように本実施例によれば、サージ電圧検出及びピークホールド回路15で検出されたサージ電圧のピーク値に基づいて、サージ電圧のピーク値が最小になるようにデットタイムTdを変化させるので、サージ電圧のピーク値が最小になるデットタイムTdに変更可能であり、この結果、スイッチング損失を効率的に低減することができる。また、スイッチング時のサージ電圧が低減されるので、メインスイッチング素子11等の耐性を下げることも可能となる。
【0025】
また、本実施例では、デットタイムTdを負の領域になるまで可変してデットタイムTdを最適化することで、メインスイッチング素子11と同期整流用スイッチング素子12のスイッチングタイミングがクロスさせ過ぎることにより発生する大きな貫流電流を防止しつつ、サージ電圧の少ない(即ちスイッチング損失の少ない)スイッチング制御を実現することができる。即ち、メインスイッチング素子11と同期整流用スイッチング素子12のスイッチングタイミングがクロスする範囲を含めてデッドタイムの調整を行うので、最も効率の良いデットタイムTd(上述の例ではデットタイムTd5)を見出すことができる。
【0026】
尚、図2に示す例では、負のデットタイムTd7が用いられたメインスイッチング素子11のターンオン時(左から4番目)においては、サージ電圧のピーク値が前回値よりも大きくなっているため、デットタイムTd5が最適値であることが判明している。但し、メインスイッチング素子11や同期整流用スイッチング素子12の電気的特性の相違や周囲環境の相違に依存して、デットタイムTd3やデットタイムTd7のときにサージ電圧のピーク値が最小となることも当然ながらありうる。即ち、図2に示す例では、結果的に、デットタイムTd7のときは、メインスイッチング素子11と同期整流用スイッチング素子12のスイッチングタイミングがクロスし過ぎている(貫流電流が大きく流れている)ことが判明し、それ故に、デットタイムTd5のときが最適値(デットタイムTd5のときに実際にクロスが発生しているか否かは不明であるが)であることが判明しているだけであり、このことからも、負のデットタイムTd5、Td7を用いてサージ電圧のピーク値の変化を観測する本実施例の構成の有用性が理解できる。
【0027】
また、本実施例では、出力電圧VOUTを決定するメインスイッチング素子11のスイッチングタイミングはPWM信号のデューティのみに支配されており、デットタイムTdの調整は、専ら、同期整流用スイッチング素子12のスイッチングタイミングのみを可変して実現されている。これにより、PWM信号のデューティを変化させることなく、デットタイムTdを調整できる。これとは対照的に、メインスイッチング素子11のスイッチングタイミングを可変してデットタイムTdの調整を行う構成では、PWM信号で調整されたデューティを再調整する必要が生じ、フィードフォワード制御及びフィードバック制御の特性が低下する。但し、かかる構成においても、デットタイムTdを負の領域になるまで可変してデットタイムTdを最適化することで、サージ電圧の少ないスイッチング制御を実現することは可能である。
【0028】
尚、図2に示す例では、メインスイッチング素子11のターンオフ側のデットタイムTd2,Td4,Td6,Td8、即ちゲート信号Vg1がLowになる時からゲート信号Vg2がHigh(ゲート電圧)になる時までのデットタイムTd2,Td4,Td6,Td8についても可変されているが、これらデットタイムは、スイッチング損失の大きな影響がないので、安全側の正の一定値(例えば、図2のTd2やTd4)であってよい。
【0029】
次に、図3以降を参照して、本発明による電源装置10をより詳細に説明していく。
【0030】
図3は、図1に示す電源装置10に用いられてよいPWM信号生成回路の一例を示す回路図である。図3において、201,202は電圧制御定電流源、203〜206はダイオード、207はコンデンサ、208,209は抵抗、210はコンパレータである。
【0031】
図3に示すPWM信号生成回路123は、キャリア周波数で互いに同期したパルス波とランプ波を生成する。即ち、ランプ波の立上がり時間がオンデューティとなり、ランプ波の立下がり時間がオフデューティとなる。
【0032】
概説すると、A点がLow(例えば0V)からHigh(例えば5V)になると、パルス波の立ち上がりエッジが形成され、これに同期して、電圧制御定電流源201からコンデンサ207への電流の流れが生じ、B点(ランプ波)の電位が徐々に増加していく。B点の電位が所定電位まで達するとコンパレータによりA点がLowに切り替わり、パルス波の立ち下がりエッジが形成され、コンデンサ207の電荷が放出されてB点の電位が下降される(ランプ波がリセットされる)。B点の電位が所定値まで下がると再びA点がLowからHighになり、以後同様の動作が繰り返され、互いに同期したパルス波とランプ波が周期的に生成される。尚、デューティは、電圧制御定電流源201,202の電圧を制御することで可変とされる。
【0033】
図4は、図1に示す電源装置10に用いられてよいデットタイム制御回路124、及び、サージ電圧検出及びピークホールド回路125の一例を示す回路図である。図5及び図6は、デットタイム制御回路124により実現されるデットタイム制御の説明図であり、図4中の各ポイントa〜nでの出力波形を示す。
【0034】
サージ電圧検出及びピークホールド回路125には、メインスイッチング素子11と同期整流用スイッチング素子12との中点電圧V1(サージ電圧)が入力される。サージ電圧検出及びピークホールド回路125は、今回のメインスイッチング素子11のターンオン時に入力される中点電圧V1の最大値(サージ電圧のピーク値の今回値)を検出・保持し、前回のメインスイッチング素子11のターンオン時に検出・保持された中点電圧V1の最大値(前回値)と比較する。サージ電圧検出及びピークホールド回路125での比較結果は、デットタイム制御回路124の調整回路101に入力される。
【0035】
デットタイム制御回路124には、PWM信号生成回路123からパルス波cとランプ波iが入力される。
【0036】
ランプ波iは、コンパレータ122の反転入力に入力される共に、レベルシフト回路102,103に入力される。レベルシフト回路102によりレベルシフトされたランプ波aは、コンパレータ105の反転入力及びコンパレータ106の非反転入力に入力される。レベルシフト回路103によりレベルシフトされたランプ波bは、コンパレータ107の非反転入力及びコンパレータ108の反転入力に入力される。尚、コンパレータ105,106,107,108は、内部にヒステリシスを有し、オフセットの少ない特性が望ましい。
【0037】
パルス波cは、コンパレータ122の非反転入力に入力される共に、コンパレータ106の反転入力及びコンパレータ107の反転入力に入力される。パルス波cは、また、反転回路104に入力される。反転回路104においては、パルス波cは2.5Vを基準に反転される。反転されたパルス波dは、コンパレータ105の非反転入力及びコンパレータ108の非反転入力に入力される。
【0038】
コンパレータ122においては、PWM信号生成回路123からのパルス波cとランプ波iの比較結果に応じて、メインスイッチング素子11を駆動するゲート信号Vg1が出力される(図6(B)参照)。
【0039】
コンパレータ105においては、レベルシフト回路102によりレベルシフトされたランプ波aと、反転されたパルス波dとの比較結果に応じて、ターンオン遅れ信号eが出力される(図5(A)参照)。
【0040】
コンパレータ106においては、レベルシフト回路102によりレベルシフトされたランプ波aと、パルス波cとの比較結果に応じて、ターンオン進み信号fが出力される(図5(B)参照)。
【0041】
コンパレータ107においては、レベルシフト回路103によりレベルシフトされたランプ波bと、パルス波cとの比較結果に応じて、ターンオフ進み信号gが出力される(図5(C)参照)。
【0042】
コンパレータ108においては、レベルシフト回路103によりレベルシフトされたランプ波bと、反転されたパルス波dとの比較結果に応じて、ターンオフ遅れ信号hが出力される(図5(D)参照)。
【0043】
図5には、それぞれの信号について、ターンオン/オフの遅れ又は進みが発生しない波形(図中、最も右)に対して、遅れ又は進み量の異なる2種類のターン遅れ又は進みを発生させる波形が示されている。このように、レベルシフト回路102,103でのレベルシフト量の変化させることで、各種信号e、f、g、hにより実現される遅れ量ないし進み量を自由に変化させることができる。
【0044】
調整回路101は、サージ電圧検出及びピークホールド回路125からの比較結果に基づいて、レベルシフト回路102,103でのレベルシフト量を調整すると共に、ON切替信号/OFF切替信号を出力することで、同期整流用スイッチング素子12のスイッチタイミングを最適化してサージ電圧を減少させる。
【0045】
具体的には、図4において、AND回路109,110、OR回路113及びNOT回路115がセレクタを構成しており、同期整流用スイッチング素子12のターンオンを遅らせる場合は、ON切替信号m(図6(A)参照)がLowに設定され、OR回路113からターンオン遅れ信号eが出力される。一方、同期整流用スイッチング素子12のターンオンを進ませる場合は、ON切替信号m(図6(A)参照)がHighに設定され、OR回路113からターンオン進み信号fが出力される。
【0046】
同様に、図4において、AND回路111,112、OR回路114及びNOT回路116がセレクタを構成しており、同期整流用スイッチング素子12のターンオフを進ませる場合は、OFF切替信号n(図6(A)参照)がLowに設定され、OR回路114からターンオフ進み信号gが出力される。一方、同期整流用スイッチング素子12のターンオフを遅らせる場合は、OFF切替信号n(図6(A)参照)がHighに設定され、OR回路114からターンオフ遅れ信号hが出力される。
【0047】
NOT回路117及びAND回路119は、上述の如く選択的に入力されるターンオン遅れ信号e又はターンオン進み信号fの立ち上がりエッジを検出して信号k(図6(A)参照)を出力する。同様に、NOT回路118及びNOR回路120は、上述の如く選択的に入力されるターンオフ進み信号g又はターンオフ遅れ信号hの立ち下がりエッジを検出して信号l(図6(A)参照)を出力する。AND回路119の出力はSRフリップフロップ121のS端子に接続され、NOR回路120の出力はSRフリップフロップ121のR端子に接続されている。
【0048】
SRフリップフロップ121のQ出力は、S端子に入力される信号kがLowからHighになるとHighになり(セットされ)、R端子に入力される信号lがLowからHighになるとLowになる(リセットされる)。この結果、図6(A)に示すように、同期整流用スイッチング素子12を駆動するゲート信号Vg2が、SRフリップフロップ121のQ出力から出力される(図6(A)参照)。
【0049】
このように図4に示すデットタイム制御回路124では、ON切替信号/OFF切替信号により、同期整流用スイッチング素子12のターンオン及びターンオフのタイミングを進ませるか遅らせるかを自由に選択することができると共に、レベルシフト回路102,103でのレベルシフト量の変化させることで、その際のターンオン遅れ量ないし進み量及びターンオフ遅れ量ないし進み量を自由に変化させることができる。
【0050】
尚、図6に示す例では、メインスイッチング素子11の左から1番目のターンオン時は、ON切替信号m及びOFF切替信号nが共にLowであり、ターンオフ進み信号g及びターンオン遅れ信号eが選択されて、正のデットタイムDtが実現されている。2番目のターンオン時は、ON切替信号m及びOFF切替信号nが共にHighであり、ターンオフ遅れ信号h及びターンオン進み信号fが選択されて、負のデットタイムDtが実現されている。尚、3番目のターンオン時は、ON切替信号m及びOFF切替信号nが共にHighであるが、ターンオフ遅れ信号h及びターンオン進み信号fの遅れ及び進み量がゼロであるので(レベルシフト回路102,103でのレベルシフト量が異なるので)、デットタイムDtゼロが実現されている。
【0051】
図7は、本実施例の電源装置10により実行可能なスイッチング制御方法の一例を示すフローチャートである。
【0052】
ステップ1でスイッチング制御が開始されると、ステップ2において、初期設定が行われる。初期設定では、デットタイムTd(1)が初期値xに設定されると共に、デットタイムTdを短くするフラグf=−1が設定される。尚、デットタイムTd(k)の“k”
(=0,1,2...)は、k回目のスイッチング周期であることを表し、デットタイムTd(1)は初回のスイッチング周期であることを表す。
【0053】
ステップ3では、中点電圧V1の最大値V1(MAX)が検出され、当該最大値V1(MAX)が、今回値Vhold(NEW)として保持される。
【0054】
ステップ4では、今回値Vhold(NEW)が前回値Vhold(OLD)として保持される。
【0055】
ステップ5では、デットタイムTdの変更処理が実行される。このとき、フラグの値が「−1」のときは、今回のデットタイムTd(k)は、前回のデットタイムTd(k−1)から所定値αを引いた値に設定される。即ち、Td(k)=Td(k−1)−α。一方、フラグの値が「1」のときは、今回のデットタイムTd(k)は、前回のデットタイムTd(k−1)に所定値αを足した値に設定される。即ち、Td(k)=Td(k−1)+α。今回が初回のルーチンである場合には、ステップ2でフラグf=−1が設定されるので、Td(2)=x−αとされる。
【0056】
ステップ6では、ステップ5で設定したデットタイムTd(k)を用いた際の、中点電圧V1の最大値V1(MAX)が検出され、今回値Vhold(NEW)として保持される。
【0057】
ステップ7では、ステップ6で検出した今回値Vhold(NEW)と、ステップ4で保持された前回値Vhold(OLD)とが比較される。比較の結果、今回値Vhold(NEW)が前回値Vhold(OLD)より小さい場合は、ステップ8に進み、それ以外の場合は、ステップ9に進む。
【0058】
ステップ8では、デットタイムTdを短くするフラグf=−1が設定されて、ステップ4に戻る。従って、その後のステップ5での処理では、即ち次のスイッチング周期(k+1)では、デットタイムTd(k+1)が所定値αだけ減少されることになる。
即ち、Td(k+1)=Td(k)−α。
【0059】
ステップ9では、デットタイムTdを長くするフラグf=1が設定されて、ステップ4に戻る。従って、その後のステップ5での処理では、即ち次のスイッチング周期(k+1)では、デットタイムTd(k+1)が所定値αだけ増加されることになる。
即ち、Td(k+1)=Td(k)+α。
【0060】
このように本実施例では、メインスイッチング素子11のターンオン時に検出される交点電圧の最大値が減少した場合には、次回のターンオン時のデットタイムTdを所定時間幅αで減少させ、逆に交点電圧の最大値が増加した場合には、次回のターンオン時のデットタイムTdを所定時間幅αで増加させる。これにより、交点電圧の最大値が最小となるようにデットタイムTdが最適化されるので、スイッチング損失の少ないスイッチング制御を実現することができる。
【0061】
また、本実施例では、交点電圧の最大値の今回値が前回値より小さく場合は、今回のスイッチング時のデットタイムTd(k)から所定時間幅αを引いた値が負であっても、当該負のデットタイム(Td(k)−α)を次回のスイッチング時のデットタイムTd(k+1)として用いるので、メインスイッチング素子11と同期整流用スイッチング素子12のスイッチングタイミングがクロスする範囲を含めてデットタイムTdを最適化することができる。但し、例えばサージ電圧検出及びピークホールド回路125のピーチ検出異常等に対するフェールセーフのため、設定可能なデットタイムTdの範囲に適切な上限値・下限値を設定することが望ましい。
【0062】
尚、本実施例では、交点電圧の最大値が最小となるデットタイムTdで固定するのではなく、所定時間幅αだけ増減させて常時交点電圧の最大値を監視しつつ、デットタイムTdを変更している。これは、交点電圧の最大値が最小となるデットタイムTdが周囲環境の相違に依存して変化しうるためである。但し、交点電圧の最大値が最小となるデットタイムTdで原則的に固定し、定期的に所定時間幅αだけ増減させて交点電圧の最大値の変化態様を監視し、必要に応じてデットタイムTdを変更することも可能である。
【0063】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【0064】
例えば、上述の実施例では、デットタイム制御回路124によりランプ波とパルス波を用いてデットタイムTdを調整しているが、本発明は特にこれに限定されることは無い。例えば、詳説しないが、PWM信号としてランプ波及びレベルシフトされる基準電圧を用いて、同様にデットタイムTdを調整することも可能であるし、また、基準波を出力する発振器、PLL回路及びカウンタ等を用いて、同様にデットタイムTdを調整することも可能である。
【図面の簡単な説明】
【0065】
【図1】本発明による電源装置10の一実施例を示す主要回路図である。
【図2】図1に示す電源装置10の動作波形を示す図である。
【図3】PWM信号生成回路13の一例を示す回路図である。
【図4】図1に示す電源装置10に用いられてよいデットタイム制御回路124、及び、サージ電圧検出及びピークホールド回路125の一例を示す回路図である。
【図5】デットタイム制御回路124により実現されるデットタイム制御時の各ポイントでの出力波形を示す図である(その1)。
【図6】デットタイム制御回路124により実現されるデットタイム制御時の各ポイントでの出力波形を示す図である(その2)。
【図7】本実施例の電源装置10により実行可能なスイッチング制御方法の一例を示すフローチャートである。
【符号の説明】
【0066】
10 電源装置
11 メインスイッチング素子
12 同期整流用スイッチング素子
13 PWM信号生成回路
14 デットタイム制御回路
15 サージ電圧検出及びピークホールド回路




 

 


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