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発明の名称 スイッチング回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−14059(P2007−14059A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−188446(P2005−188446)
出願日 平成17年6月28日(2005.6.28)
代理人 【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
発明者 牧田 聖嗣 / 安保 正治 / 原 昭博 / 尾島 義敬
要約 課題
本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子のMOSFETと同期整流用素子のMOSFETのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。

解決手段
主スイッチング素子としてのハイサイドMOSFET1と同期整流用素子としてのローサイドMOSFET20とを備えるスイッチング回路において、ローサイドMOSFET20に流れる電流を検出する第1の電流検出手段と、ローサイドMOSFET20の寄生ダイオード9に流れる電流を検出する第2の電流検出手段とを備え、第1の電流検出手段により検出される貫通電流と第2の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、ハイサイドMOSFET1及びローサイドMOSFET20に対するゲート信号を出力することを特徴とするスイッチング回路。
特許請求の範囲
【請求項1】
主スイッチング素子としての第1のスイッチと同期整流用素子としての第2のスイッチとを備えるスイッチング回路において、
第2のスイッチに流れる電流を検出する第1の電流検出手段と、
第2のスイッチの寄生ダイオードに流れる電流を検出する第2の電流検出手段とを備え、
第1の電流検出手段により検出される貫通電流と第2の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第1のスイッチ及び第2のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路。
【請求項2】
前記第1の電流検出手段により第1の閾値以上の貫通電流が検出された場合はデッドタイムを大きくする側に調整し、前記第2の電流検出手段により第2の閾値以上のリカバリー電流が検出された場合はデッドタイムを小さくする側に調整する請求項1記載のスイッチング回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、スイッチング回路に関し、より詳細には、スイッチングのタイミングを制御可能なスイッチング回路に関する。
【背景技術】
【0002】
従来から、主スイッチング素子のハイサイドMOSFETをオフした還流期間における同期整流用素子のローサイドMOSFETに寄生するボディダイオードの導通期間を短縮し、導通損失を低減する技術が知られている(例えば、特許文献1参照)。
【0003】
図8は特許文献1に記載の回路をはじめとする従来技術の回路を、図9はその回路の動作波形を示す図である。図8のような回路を動作させる場合、主スイッチング素子のハイサイドMOSFET1と同期整流用素子のローサイドMOSFET2が同時にオンして大きな貫通電流が流れないようにするため、電圧検出器10により検出されるローサイドMOSFET2の両端電圧V1に基づいて、図9に示す如くゲート電圧信号Vg1とVg2間にデッドタイムTd1とTd2を設けながらハイサイドMOSFET1とローサイドMOSFET2を交互にオンオフさせている。上述の従来技術は、これらのデッドタイムが短くなるよう制御することによって、ハイサイドMOSFET1をオフした還流期間におけるローサイドMOSFET2に寄生するボディダイオード9の導通期間を短縮し、導通損失を低減している。
【特許文献1】特開2004−312913号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、図9に示されるように、ハイサイドMOSFET1がオンする際にローサイドMOSFET2のボディダイオード9に印加される電圧V1が順電圧から逆電圧に切り替わることによって、カソードからアノードへの逆電流、すなわちリカバリー電流がボディダイオード9に一瞬流れ、リカバリー損失が生じる。このリカバリー損失を低減するために、ハイサイドMOSFET1とローサイドMOSFET2のスイッチタイミングをクロスすることが有効であることはよく知られている。
【0005】
しかしながら、スイッチタイミングをクロスしすぎると貫通電流が大きく流れてしまうという問題が生じる。この点、上述の従来技術では、貫通電流を一切流さないように制限しているため、リカバリー損失を低減するためにスイッチングをクロスすることができない。
【0006】
そこで、本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第1のスイッチと同期整流用素子としての第2のスイッチのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するため、本発明の一局面によれば、
主スイッチング素子としての第1のスイッチと同期整流用素子としての第2のスイッチとを備えるスイッチング回路において、
第2のスイッチに流れる電流を検出する第1の電流検出手段と、
第2のスイッチの寄生ダイオードに流れる電流を検出する第2の電流検出手段とを備え、
第1の電流検出手段により検出される貫通電流と第2の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第1のスイッチ及び第2のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路が提供される。
【0008】
これにより、貫通電流とリカバリー電流を独立に検出可能なため貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムを設定することができるので、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。
【0009】
また、本局面において、前記第1の電流検出手段により第1の閾値以上の貫通電流が検出された場合はデッドタイムを大きくする側に調整し、前記第2の電流検出手段により第2の閾値以上のリカバリー電流が検出された場合はデッドタイムを小さくする側に調整することが好適である。つまり、貫通電流がある閾値以上の場合クロスタイムが大きいと考えられるので、クロスタイムを小さくするためにデッドタイムを大きくする側に設定し、リカバリー電流がある閾値以上の場合デッドタイムが大きいと考えられるので、デッドタイムを小さくする側に設定する。
【0010】
なお、貫通電流及びリカバリー電流の閾値は、閾値の前回値を記憶し、前回値より小さくなるように調整してもよい。
【発明の効果】
【0011】
本発明によれば、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第1のスイッチと同期整流用素子としての第2のスイッチのスイッチングをクロスさせ、リカバリー損失を低減することができる。
【発明を実施するための最良の形態】
【0012】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。図1は、本発明のスイッチング回路の一形態を示す図である。本形態のスイッチング回路は、主スイッチング素子のハイサイドMOSFET1(以下、「MOSFET1」という)、同期整流用素子の電流検知機能付ローサイドMOSFET20(以下、「MOSFET20」という)、インダクタンス5、平滑コンデンサ6からなる回路群と、これらの回路群を制御するデッドタイム制御回路4と、デッドタイム制御回路4に対しPWM信号を送信するPWM回路3とを有する。
【0013】
MOSFET1とMOSFET20との直列回路が直流電源7に対して並列に接続されている。また、MOSFET20のドレイン−ソース間にインダクタンス5と平滑コンデンサ6が直列に接続されている。デッドタイム制御回路4がMOSFET1とMOSFET20を交互にオンオフさせることにより、直流電源7の電圧が降圧され平滑された出力電圧VOUTが負荷(図示しない)に供給される。
【0014】
図3は、MOSFET20の構成を示す図である。ワンパッケージのMOSFET20は、主素子である同期整流用素子のMOSFET2a、センスMOSFET2b及びセンスダイオード9bを内蔵している。センスMOSFET2bは、主素子MOSFET2aの寄生ダイオード9a及びセンスダイオード9bから影響を受けることなく、主素子MOSFET2aに流れる電流を検出できる。一方、センスダイオード9bは、主素子MOSFET2a及びセンスMOSFET2bから影響を受けることなく、寄生ダイオード9aに流れる電流を検出できる。このように、主素子MOSFET2aに流れる電流と寄生ダイオード9aに流れる電流を独立に検出できる点について、図10を参照しながら説明する。
【0015】
図10は、MOSFET20の構造の断面図である。なお、図10の左端に位置する半導体素子12には、半導体素子12の動作電流I2と寄生ダイオードのターンオンに伴う順電流(電流I1)とが流れている状態を模式的に示す。
【0016】
MOSFET20は、基板11に複数の半導体素子12を設けた構成とされている。MOSFET20は、プレーナゲート構造の半導体装置である。基板11は、半導体素子12を製造するための基材であり、例えば、nシリコン基板を用いることができる。
【0017】
半導体素子12は、第1導電型領域13と、第2導電型領域であるNソース領域17A,17Bと、ゲート絶縁膜18と、ゲート電極19と、第1の電極であるダイオード電極22と、第2の電極であるセンス電極24A,24Bと、絶縁膜25と、N領域27と、ドレイン電極28とを有する。
【0018】
第1導電型領域13は、P型領域であり、基板11の表面層内に設けられている。第1導電型領域13は、ボディ領域14とチャネル領域15とを有する。ボディ領域14は、第1導電型領域13の中央付近に設けられている。チャネル領域15は、第1導電型領域13の外周付近に設けられている。
【0019】
第2導電型領域であるNソース領域17A,17Bは、第1導電型領域13とは異なる導電型を有する。Nソース領域17A,17Bは、第1導電型領域13と接合されると共に、ボディ領域14とチャネル領域15との間に位置するよう基板11の表面層内に設けられている。
【0020】
ゲート絶縁膜18は、基板11の表面に形成されており、ゲート電極19を内包すると共に、隣接するセンス電極24A,24B間を絶縁する。ゲート電極19は、隣接する半導体素子12に亘って設けられると共に、ゲート絶縁膜18に覆われている。
【0021】
第1の電極であるダイオード電極22は、Nソース領域17A,17Bと接触することなく、ボディ領域14と接触するよう基板11上に設けられている。ダイオード電極22は、絶縁膜25によりセンス電極24A,24Bと電気的に絶縁されている。
【0022】
このように、Nソース領域17A,17Bと接触することなく、ボディ領域14と接触するダイオード電極22を設けることにより、寄生ダイオードに流れる電流(寄生ダイオードのターンオンに伴う順電流(電流I1)やその後のリカバリー電流)を独立して検出することができる。
【0023】
第2の電極であるセンス電極24A,24Bは、ボディ領域14と接触することなく、Nソース領域17A,17Bと接触するようゲート絶縁膜18と絶縁膜25との間に設けられている。
【0024】
このように、ボディ領域14と接触することなく、Nソース領域17A,17Bと接触するセンス電極24A,24Bを設けることにより、半導体素子12の動作電流I2を独立して検出することができる。
【0025】
絶縁膜25は、ボディ領域14とNソース領域17A,17Bとの境界部分Bを覆うと共に、ダイオード電極22とセンス電極24A,24Bとの間を絶縁するよう基板11上に設けられている。
【0026】
このように、ボディ領域14とNソース領域17A,17Bとの境界部分Bを覆うよう絶縁膜25を、ダイオード電極22とセンス電極24A,24Bとの間に設けることにより、ダイオード電極22がNソース領域17A,17Bと接触することを防止できると共に、センス電極24A,24Bがボディ領域14と接触することを防止できる。絶縁膜25としては、例えば、CVD法や蒸着法により形成されたSiO膜やSiN膜等を用いることができる。
【0027】
領域27は、基板11の裏面層内に設けられている。ドレイン電極28は、N領域27を覆うように設けられている。
【0028】
以上説明したように、図10に示される構造を有するMOSFET20によれば、Nソース領域17A,17Bと接触することなく、ボディ領域14と接触するダイオード電極22と、ボディ領域14と接触することなく、Nソース領域17A,17Bと接触するセンス電極24A,24Bとを半導体素子12に設けることにより、半導体素子12の動作電流I2と、寄生ダイオードに流れる電流(寄生ダイオードのターンオンに伴う順電流(電流I1)やその後のリカバリー電流)とをそれぞれ独立して検出することができる。
【0029】
したがって、図3に示される構成を有するMOSFET20にするためには、複数のセルのうち一部に作り込んだ半導体素子12をセンスMOSFET2bとセンスダイオード9bとして用い、残りのセルを寄生ダイオード9aの寄生する主素子MOSFET2aとして用いるようにすればよい。
【0030】
ここで、流れる電流は、その用いたセルの比率(セル比)により定まるので、寄生ダイオード9aの寄生する主素子MOSFET2aとして用いるセルとセンスMOSFET2b及びセンスダイオード9bとして用いるセルとの数の比が、例えば1,000対1であれば、センスMOSFET2bを流れる電流の1,000倍の電流が主素子MOSFET2aに流れることになり、センスダイオード9bを流れる電流の1,000倍の電流が寄生ダイオード9aに流れることになる。
【0031】
そこで、センスMOSFET2bとセンスダイオード9bとして用いるセルのセンス電極24A,B及びダイオード電極22は、それぞれ独立にデッドタイム制御回路4に接続される(図1,3,10参照)。これにより、上述のセル比に基づいて、デッドタイム制御回路4は、センスMOSFET2bを流れる電流を検出することによって主素子MOSFET2aを流れる電流を検出できるとともに、センスダイオード9bを流れる電流を検出することによって寄生ダイオード9aに流れる電流を検出できる。
【0032】
なお、図1に示されるMOSFET20のゲート端子G,ドレイン端子D、ソース端子Sのそれぞれは、ゲート電極19、ドレイン電極28、寄生ダイオード9aの寄生する主素子MOSFET2aとして用いるセルのセンス電極24に相当する。
【0033】
次に、図1の形態のスイッチング回路の動作について説明する。図2は、図1の形態のスイッチング回路の動作波形を示す図である。ゲート電圧信号Vg2によりMOSFET20がOFFした後、デッドタイムTd1後にゲート電圧信号Vg1によりMOSFET1がONする。そのとき、寄生ダイオード9にリカバリー電流Ir1が流れるので、デッドタイムをTd1より短いTd3に設定する。したがって、寄生ダイオード9に流れる順電流の通電時間が短くなることにより、寄生ダイオード9に流れるリカバリー電流はIr1より小さいIr2となる。さらにデッドタイムを短くしていくと、ゲート電圧信号Vg1とゲート電圧信号Vg2がクロスする(クロスタイムTd5)ことにより、MOSFET1とMOSFET20に貫通電流Ip1が流れはじめる。そこで、クロスタイムをTd5より短くして貫通電流Ip1が減少するようにデッドタイムを調整する(Td7)。
【0034】
一方、ゲート電圧信号Vg1によりMOSFET1がOFFした後、デッドタイムTd2後にゲート電圧信号Vg2によりMOSFET20がONする。そして、デッドタイムをTd2より短いTd4に設定する。さらにデッドタイムを短くしていくと、ゲート電圧信号Vg1とゲート電圧信号Vg2がクロスする(クロスタイムTd6)ことにより、MOSFET1とMOSFET20に貫通電流Ip2が流れはじめる。そこで、クロスタイムをTd6より短くして貫通電流Ip2が減少するようにデッドタイムを調整する(Td8)。
【0035】
このように、貫通電流が生じた場合にはその貫通電流が減少するようにデッドタイムを設定する制御を実行し、リカバリー電流が生じた場合にはそのリカバリー電流が減少するようにデッドタイムを設定する制御を実行する。最終的には、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整がなされる。これにより、貫通電流が大きく流れるのを防ぎつつリカバリー損失を低減させる最適なスイッチタイミングとなる。なお、貫通電流によるMOSFETのチャネル損失とリカバリー電流によるリカバリー損失の合計が小さくなるようなデッドタイムが設定されるようにしてもよい。
【0036】
それでは、上述の図2の動作波形となるように制御する制御回路について説明する。図4は、デッドタイム制御回路4の内部構成の一形態を詳細に示す図である。
【0037】
調整回路101は、貫通電流及びリカバリー電流を検出すると、これらが減少するようにレベルシフト回路102,103を調整する。すなわち、所定の閾値(第1の閾値)以上の貫通電流が検出された場合はクロスタイムが大きいと考えられるので、調整回路101はクロスタイムを小さくする側(デッドタイムを大きくする側)に制御する。一方、所定の閾値(第2の閾値)以上のリカバリー電流が検出された場合はデッドタイムが大きいと考えられるので、調整回路101はデッドタイムを小さくする側(クロスタイムを大きくする側)に制御する。なお、デッドタイムやクロスタイムは、レベルシフト回路102,103によるPWM回路3が出力するランプ波iのレベルシフト量によって調整される。
【0038】
ここで、調整回路101に、貫通電流を検出するための第1の閾値とリカバリー電流を検出するための第2の閾値を調整可能な回路を設けてもよい。例えば、貫通電流を検出するための第1の閾値は、貫通電流を前回検出したときの値より小さい値となるように調整され、リカバリー電流を検出するための第2の閾値は、リカバリー電流を前回検出したときの値より小さい値となるように調整される。図2の動作波形の場合、調整回路101は、リカバリー電流Ir2を検出するときの閾値は、リカバリー電流Ir1を検出したときの閾値より小さくなるように調整する。同様に、調整回路1010は、貫通電流Ip1についても調整する。
【0039】
また、調整回路101が出力するON切替mは、ローサイドのMOSFET20のターンオンを進めるか遅らせるかを選択するための信号である。ON切替mがLoレベルのときMOSFET20のターンオンを遅らせることを示し、ON切替mがHiレベルのときMOSFET20のターンオンを進めることを示す。一方、調整回路101が出力するOFF切替nは、ローサイドのMOSFET20のターンオフを進めるか遅らせるかを選択するための信号である。OFF切替nがLoレベルのときMOSFET20のターンオフを遅らせることを示し、OFF切替nがHiレベルのときMOSFET20のターンオフを進めることを示す。
【0040】
レベルシフト回路102,103は、調整回路101からのレベルシフト制御指令に基づいて、ランプ波iをレベルシフトする回路である。反転回路104は、入力された波形を反転して出力する回路であり、例えば2.5Vを基準に入力波形を反転させる。コンパレータ105,106,107,108,122は、内部にヒスを持ちオフセットの少ないものが望ましい。
【0041】
PWM回路3は、互いに同期するランプ波とパルス波を出力する。直流電源7の電圧を所定の出力電圧VOUTに降圧させる指令パルスが、所定周波数で出力される。図7は、PWM回路3の一形態を示す。201,202は定電流源を、203,204,205,206はダイオードを、207はコンデンサを、208,209は抵抗を、210はコンパレータを表す。なお、PWM回路3は、周知の回路のため、回路定数設定等の詳細な説明は省略する。また、PWM出力する手段であればよいので、PWM回路3の形態に限るものではない。
【0042】
次に、図4に示されるデッドタイム制御回路4のデッドタイム制御の回路動作について説明する。図5,6は、デッドタイム制御のタイミングチャートである。図5において、コンパレータ105は、パルス波cを反転したパルス波dとレベルシフト(アップ)したランプ波aを比較して、ターンオン遅れ(Ton1,Ton2)した信号eを出力する。コンパレータ106は、パルス波cとレベルシフト(アップ)したランプ波aを比較して、ターンオン進み(Ton3,Ton4)した信号fを出力する。コンパレータ107は、パルス波cとレベルシフト(ダウン)したランプ波bを比較して、ターンオフ遅れ(Toff1,Toff2)した信号gを出力する。コンパレータ108は、パルス波cを反転したパルス波dとレベルシフト(ダウン)したランプ波bを比較して、ターンオフ進み(Toff3,Toff4)した信号hを出力する。
【0043】
図6において、AND回路119は、ローサイドのMOSFET20のターンオンを進めるか遅らせるかを選択するための信号であるON切替mがLoレベルのときターンオン遅れした信号eの立ち上がりエッジを検出すると反転し、ON切替mがHiレベルのときターンオン進みした信号fの立ち上がりエッジを検出すると反転する信号kを出力する。一方、NOR回路120は、ローサイドのMOSFET20のターンオフを進めるか遅らせるかを選択するための信号であるOFF切替nがLoレベルのときターンオフ遅れした信号gの立下りエッジを検出すると反転し、OFF切替nがHiレベルのときターンオフ進みした信号hの立下りエッジを検出すると反転する信号lを出力する。
【0044】
RSフリップフロップ121は、信号kと信号lの入力関係に基づいて、ゲート電圧信号Vg2を出力する。
【0045】
一方、コンパレータ122は、PWM回路3が出力したランプ波iとパルス波cとを比較して、ゲート電圧信号Vg1を出力する。
【0046】
RSフリップフロップ121が出力するゲート電圧信号Vg2とコンパレータ122が出力するゲート電圧信号Vg1がこのように制御されることによって、上述の図2の動作波形が実現可能になる。
【0047】
したがって、本発明のスイッチング回路によれば、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整が可能となるため、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。そして、理想的には貫通電流もリカバリー電流も流れないデッドタイムが設定されたスイッチタイミングとすることができる。
【0048】
また、本発明のスイッチング回路によれば、リカバリー電流発生時に配線などのインダクタンスによるサージ電圧がローサイドのMOSFETに印加されることをリカバリー電流の減少により抑えることができるので、ローサイドのMOSFETを耐圧の低いものにすることができ、コスト削減をすることもできる。
【0049】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【0050】
上述の実施形態は、電圧を降圧させる降圧型のスイッチング回路であるが、降圧型のスイッチング回路に限らず同様の回路構成のスイッチング回路に本発明を適用しても同様の効果がある。例えば、電圧を昇圧させる昇圧型のスイッチング回路やモータ等の負荷駆動回路が挙げられる。
【0051】
また、リカバリー電流と貫通電流を独立に検出可能な上述のような構造のMOSFET20を使わずに、ローサイドMOSFETのソースとGND間に検出抵抗を直列に挿入し、リカバリー電流が流れるべきタイミングに検出される検出電圧と貫通電流が流れるべきタイミングに検出される検出電圧を区別することによって、リカバリー電流と貫通電流を独立に検出するようにしてもよい。
【0052】
すなわち、デッドタイム制御回路4は、デッドタイムが大きくなる側に制御しているタイミングで検出される電圧はリカバリー電流が流れたことにより生じた検出電圧と予測することができ、クロスタイムが大きくなる側に制御しているタイミングで検出される電圧は貫通電流が流れたことにより生じた検出検圧と予測することができ、リカバリー電流と貫通電流を独立に検出することができる。
【図面の簡単な説明】
【0053】
【図1】本発明のスイッチング回路の一形態を示す図である。
【図2】図1の形態のスイッチング回路の動作波形を示す図である。
【図3】MOSFET20の構成を示す図である。
【図4】デッドタイム制御回路4の内部構成の一形態を詳細に示す図である。
【図5】デッドタイム制御のタイミングチャート(その1)である。
【図6】デッドタイム制御のタイミングチャート(その2)である。
【図7】PWM回路3の一形態を示す図である。
【図8】従来技術の回路を示す図である。
【図9】図8の回路の動作波形を示す図である。
【図10】MOSFET20の構造の断面図である。
【符号の説明】
【0054】
1 ハイサイドMOSFET
2 ローサイドMOSFET
2b センスMOSFET
3 PWM回路
4 デッドタイム制御回路
5 インダクタンス
6 平滑コンデンサ
7 電源
8,9,9a 寄生ダイオード(ボディダイオード)
9b センスダイオード
12 半導体素子
19 ゲート電極
20 電流検知機能付ローサイドMOSFET
22 ダイオード電極
24,24A,24B センス電極
28 ドレイン電極




 

 


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