Warning: fopen(.htaccess): failed to open stream: No such file or directory in /home/jp321/public_html/header.php on line 47

Warning: filesize(): stat failed for .htaccess in /home/jp321/public_html/header.php on line 48

Warning: fread() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 48

Warning: fclose() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 49

Warning: fopen(.htaccess): failed to open stream: Permission denied in /home/jp321/public_html/header.php on line 54

Warning: flock() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 56

Warning: fclose() expects parameter 1 to be resource, boolean given in /home/jp321/public_html/header.php on line 63
DC−DCコンバータ - 松下電器産業株式会社
米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 発電 -> 松下電器産業株式会社

発明の名称 DC−DCコンバータ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−53892(P2007−53892A)
公開日 平成19年3月1日(2007.3.1)
出願番号 特願2006−177910(P2006−177910)
出願日 平成18年6月28日(2006.6.28)
代理人 【識別番号】100101454
【弁理士】
【氏名又は名称】山田 卓二
発明者 明石 裕樹 / 龍 隆 / 石井 卓也 / 元森 幹夫 / 田辺 裕久 / 石丸 誠 / 重見 智也
要約 課題
出力制御のためにインダクタ電流の谷値を制御するカレントモード制御方式のDC−DCコンバータであって、インダクタ電流の谷値がゼロを下回っても制御を可能とし、高精度に出力電圧を制御できるDC−DCコンバータの提供を目的とする。

解決手段
電流検出回路6は、ローサイドFET2からインダクタ3へ流れる電流をFET60、NPNトランジスタ61、NPNトランジスタ62、PNPトランジスタ64、PNPトランジスタ65及び抵抗66で検出し、インダクタ3からローサイドFET2へ流れる電流をFET67、差動アンプ68、FET69及び抵抗66で検出し、電流検出信号Vcを出力するよう構成されており、比較器7は、電流検出信号Vcと誤差信号Veが入力され、RSラッチ9へセット信号Sを出力し、タイマー回路8は、ハイサイドFET1がオン状態になってから所定時間後にRSラッチ9へリセット信号CKを出力する。
特許請求の範囲
【請求項1】
電源電圧側に接続されたハイサイドスイッチと、
接地側に接続された整流用のローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチに流れる電流を検出する電流検出回路と、を具備するDC−DCコンバータであって、
前記DC−DCコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、
前記電流検出回路は、前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されたDC−DCコンバータ。
【請求項2】
電流検出回路は、ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
前記ローサイドスイッチと前記補助スイッチのオン状態時の電圧が等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する請求項1記載のDC−DCコンバータ。
【請求項3】
補償回路は、ローサイドスイッチと補助スイッチがオン状態時の電圧が入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項2記載のDC−DCコンバータ。
【請求項4】
ローサイドスイッチと補助スイッチがNチャンネル型FETである請求項2記載のDC−DCコンバータ。
【請求項5】
電流検出回路は、
ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
オフセット電圧を発生するオフセット電圧源と、
前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する請求項1記載のDC−DCコンバータ。
【請求項6】
補償回路は、
ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項5記載のDC−DCコンバータ。
【請求項7】
ローサイドスイッチと補助スイッチがNチャンネル型FETであり、オフセット電圧源はオン状態時に定電流が流れるNチャンネル型FETである請求項5記載のDC−DCコンバータ。
【請求項8】
電源電圧側に接続されたハイサイドスイッチ、
接地側に接続されたローサイドスイッチ、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段、
前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチを介して前記インダクタへ流れる電流を、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路、
前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン/オフするよう接続されたラッチ回路、
一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプ、
一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器、及び
前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路、
を具備するDC−DCコンバータ。
【請求項9】
前記電流検出回路は、
NチャンネルFETである前記ローサイドスイッチとドレイン及びゲートを共通とし、同じNチャンネルFETである第1のスイッチと、
前記第1のスイッチのソースにエミッタが接続されたNPNトランジスタである第2のスイッチと、
前記第2のスイッチのベースにコレクタとベースが接続されてミラー回路が構成され、エミッタが前記ローサイドスイッチのソースに接続されたNPNトランジスタである第3のスイッチと、
前記第3のスイッチに電流を供給する電流源と、
前記第2のスイッチのコレクタに接続され、前記第2のスイッチに流れる電流と同じ電流が流れるミラー回路を構成するPNPトランジスタである第4のスイッチとPNPトランジスタである第5のスイッチと、
一端に基準電圧が印加されて前記第5のスイッチに流れる電流を電圧に変換する抵抗と、
前記ローサイドスイッチとゲートおよびソースを共通とするNチャンネルFETである補助スイッチと、
前記ローサイドスイッチのドレインが非反転入力端子に接続され、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、
を有する請求項8記載のDC−DCコンバータ。
【請求項10】
前記第1のスイッチ及び前記補助スイッチは、前記ローサイドスイッチの1/nのサイズであり、各オン抵抗が前記ローサイドスイッチのn倍に設定された請求項9記載のDC−DCコンバータ。
【請求項11】
前記電流検出回路は、
一端に基準電圧が印加された抵抗と、
NチャンネルFETである前記ローサイドスイッチとゲート及びソースを共通とするNチャンネルFETである補助スイッチと、
前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、
前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源と、
を有する請求項8記載のDC−DCコンバータ。
【請求項12】
前記補助スイッチは、前記ローサイドスイッチの1/nのサイズであり、オン抵抗が前記ローサイドスイッチのn倍に設定された請求項11記載のDC−DCコンバータ。
発明の詳細な説明
【技術分野】
【0001】
本発明は、制御された直流電圧を各種電子機器に供給するDC−DCコンバータに関し、特にスイッチ動作によってインダクタ電流を周期的に増減させながら、その谷値を制御することによって負荷へ供給する直流電力を制御するDC−DCコンバータに関する。
【背景技術】
【0002】
近年、パーソナルコンピュータのCPU用電源などに、DC−DCコンバータがよく用いられている。例えば、電源電圧より低く制御された直流電圧を負荷に供給する降圧型のDC−DCコンバータにおいては、インダクタと、電源電圧と接地電圧との間に直列に接続されたハイサイドFETと、ローサイドFETを有して構成されている。このハイサイドFETとローサイドFETが交互にオン/オフを繰り返すことにより、インダクタは磁気エネルギーの蓄積と放出を繰り返す。このようにインダクタにおける蓄積と放出との繰り返しの際に発生する交流電圧が整流されて、負荷へ所定の電圧が供給される。負荷に供給される電圧は、ハイサイドFETの一周期におけるオン時間の割合によって調整される。インダクタ電流はスイッチのオン/オフにより増加又は低減を繰り返す三角波状であって、カレントモード制御方式においては、通常そのピーク値もしくは谷値を制御することにより、ハイサイドFETのオン時間もしくはオフ時間が制御される。
【0003】
オン時間を制御するピーク値制御方式では、電源電圧側のハイサイドFETに流れる電流を検出する必要がある。このため、検出器とその周辺回路は電源電圧側に設けられる。この結果、変動が想定される電源電圧に対して、正確な電流検出を行うには回路構成が複雑にならざるを得なかった。
【0004】
これに対して、オフ時間を制御する谷値制御方式では、接地側のローサイドFETに流れる電流を検出することにより、検出器とその周辺回路が接地側に設けられるので回路構成の簡素化を図ることができる。
【0005】
さらに、最近の出力電圧の低下傾向に伴い、ハイサイドFETのオン時間は短くなる傾向にある。オン時間を制御するピーク値制御方式ではハイサイドFETがオン状態である短時間の間に検出および制御をしなければならない。一方、オフ時間を制御する谷値制御方式では、ハイサイドFETがオフ状態の時に検出および制御すればよく、制御時間を長くとることが可能となる。以上のような理由から、例えば、特許文献1に開示されたような谷値制御方式が提案されている。
【0006】
以下、ハイサイドFETのオフ時間を制御する谷値制御方式の一例として、特許文献1に開示された制御方式について図6を参照しながら説明する。
【0007】
図6は従来の降圧型のDC−DCコンバータの回路図である。図6に示すDC−DCコンバータは、ハイサイドFET11、ローサイドFET12、インダクタ13、出力コンデンサ14、エラーアンプ15、電流検出器16、比較器17、タイマー回路18、およびRSラッチ19を有して構成されている。この従来のDC−DCコンバータにおいて、電圧Viが入力端子に印加され、出力端子から電圧Voが負荷に供給されるよう構成されている。図6において、Vrは基準電圧である。
【0008】
入力電圧Viと接地電位との間に、ハイサイドFET11とローサイドFET12のスイッチ素子が直列に接続されており、これらのスイッチ素子の結合部と出力端子Voとの間に、インダクタ13と出力コンデンサ14がフィルタを構成して接続されている。ハイサイドFET11とローサイドFET12は、それぞれが相補的にオン/オフするように、RSラッチ19に接続されている。エラーアンプ15の非反転入力端子(+)には基準電圧Vrが入力され、反転入力端子(−)には出力電圧Voが入力され、エラーアンプ15は誤差信号Veを比較器17の非反転入力端子(+)に出力する。比較器17は、非反転入力端子に誤差信号Veが入力され、RSラッチ19をセットするセット信号Sを出力する。電流検出器16はローサイドFET12がオン状態のときにローサイドFET12を介してインダクタ13へ流れる電流を検出する。電流検出器16は、ローサイドFET12のオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号Vcを生成し出力する。この電流検出信号Vcは、比較器17の反転入力端子(−)に印加される。RSラッチ19のリセット入力端子には外部からのクロック信号CKが入力されるよう構成されている。
【0009】
次に、図6に示した従来のDC−DCコンバータの基本動作について説明する。
ハイサイドFET11がオン状態であるとき、インダクタ13には入力電圧Viと出力電圧Voとの電圧差(Vi−Vo)が印加される。このとき、インダクタ13に流れる電流ILは直線的に増加し、インダクタ13に磁気エネルギーが蓄えられる。ハイサイドFET11がオフ状態であるとき、インダクタ13には出力電圧Voが逆方向に印加される。このとき、インダクタ電流ILは直線的に減少し、インダクタ13は磁気エネルギーを放出する。インダクタ電流ILは出力コンデンサ14によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Voはエラーアンプ15の反転入力端子(−)にフィードバックされ、基準電圧Vrはエラーアンプ15の非反転入力端子(+)に入力される。エラーアンプ15の出力である誤差信号Veは、比較器17の非反転入力端子(+)に入力される。ローサイドFET12に流れる電流を電流−電圧変換した電流検出信号Vcは、比較器17の反転入力端子(−)に入力される。インダクタ電流ILが減少し、電流検出信号Vcがエラーアンプ15の出力する誤差信号Veまで低下すると、比較器17は出力を反転する。即ち、RSラッチ19のセット信号SをHレベルにし、ハイサイドFET11をオン状態とする。その後、インダクタ13の充電が開始される。RSラッチ19のリセット入力端子には、クロック信号CKが入力されており、所定の時間後にハイサイドFET11をオフ状態とする。
【0010】
以下、上記のように構成された従来のDC−DCコンバータは、エラーアンプ15、比較器17、RSラッチ19の信号によってハイサイドFET11とローサイドFET12を相補的にオン/オフさせることにより、所定の直流の出力電圧Voを出力する。
【0011】
以上が従来のDC−DCコンバータの各構成要素における基本動作であり、負荷が急変した場合について説明する。
【0012】
例えば、出力端子からの出力電流Ioが増加したことにより、出力電圧Voが目標値より低くなった場合、出力電圧Voの低下を検出したエラーアンプ15は、誤差信号Veを上昇させる。このとき、低下していくローサイドFET12の電流検出信号Vcが誤差信号Veに達するまでの時間、つまり、ハイサイドFET11のオフ時間は短くなる。この結果、出力コンデンサ14への供給電力が増加し、低下していた出力電圧Voは上昇する。
【0013】
逆に、出力電流Ioの減少によって、出力電圧Voが上昇した場合には、エラーアンプ15は誤差信号Veを低下させる。このとき、ローサイドFET12の電流検出信号Vcが誤差信号Veに達するまでの時間、つまり、ハイサイドFET11のオフ時間は長くなる。この結果、出力コンデンサ14への供給電力が減少し、増加していた出力電圧Voは低下する。
【0014】
以上のように、負荷が急変した場合において、図6に示した従来のDC−DCコンバータは所定の出力電圧Voを維持するように動作する。
【0015】
図7は、図6に示したDC−DCコンバータにおけるローサイドFET12の電流を検出する電流検出器16を、従来の技術において具体的に構成した回路例を示す回路図である。電流検出点であるローサイドFET12のドレインは負電圧となるので、この電圧を直接検出して増幅するのは困難である。そのため図7に示すように、電流検出器16は、ローサイドFET12とドレイン及びゲートを共通とし、同じNチャンネル型のFET160と、このFET160のソースにエミッタが接続されたNPNトランジスタ161と、このNPNトランジスタ161のベースにコレクタとベースが接続されてミラー構造をなし、エミッタがローサイドFET12のソースに接続されたNPNトランジスタ162と、このNPNトランジスタ162に電流を供給する電流源163と、NPNトランジスタ161のコレクタに接続され、NPNトランジスタ161に流れる電流と同じ電流が流れるミラー回路を構成するPNPトランジスタ164とPNPトランジスタ165と、PNPトランジスタ165に流れる電流を電圧に変換する抵抗166と、から構成される。FET160のサイズはローサイドFET12の1/n、即ちオン抵抗はn倍とし、PNPトランジスタ165にはNPNトランジスタ161に流れる電流と同じ電流が流れるようにミラー比を設定し、抵抗166の抵抗値をRsとする。
【0016】
FET160のソース及びNPNトランジスタ161のエミッタは、NPNトランジスタ162とのミラー回路により、ローサイドFET12のソースと同電位となる。このため、FET160のソース−ドレイン間電圧は、ローサイドFET12のソース−ドレイン間電圧と等しくなる。FET160のオン抵抗はローサイドFET12のオン抵抗のn倍であるから、ローサイドFET12がオン状態にある時に流れる電流ILに対し、FET160にはIL/nの電流が流れる。このIL/nの電流は、NPNトランジスタ161とPNPトランジスタ164、PNPトランジスタ165を介して抵抗166に流れる。この結果、抵抗166の両端には、Vc=Rs×IL/nの電圧が発生する。即ち、抵抗166の両端電圧から、ローサイドFET12がオン状態の時に流れる電流ILが検出できる。
【特許文献1】特開2001−136737号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
しかしながら、従来の谷値制御方式のDC−DCコンバータにおいて、上記のような図7に示した電流検出器16の構成では、ローサイドFET12がオン状態にある時にソースからドレインへ流れる電流しか検出できない。このため、従来の谷値制御方式のDC−DCコンバータは、インダクタ電流の谷値がゼロに達するとローサイドFET12をオフ状態にする。このDC−DCコンバータにおいては、ハイサイドFET11のオン時間Tonが一定であるために、出力電圧Voが目標値を越えて上昇するという問題を有している。そこで、ローサイドFET12のターンオフ後にハイサイドFET11を所定の時間オン状態とさせない間欠動作を行わせる必要がある。即ち、軽負荷となってインダクタ電流の谷値がゼロに達し、出力電圧Voが目標値を超えた場合、ハイサイドFET11のオフ状態を持続させて、出力電圧Voが目標値まで低下したことを検出したとき、ハイサイドFET11をターンオンする。このような間欠動作の問題点は、負荷が軽くなるにしたがい、出力コンデンサ14の充電に伴う出力電圧Voの上昇が大きくなることである。このため、軽負荷時ほど出力電圧Voに重畳される出力リップル電圧が大きくなり、しかもその出力リップル電圧は目標値にかさ上げされる。この結果、出力電圧Voと目標値との間に誤差が発生する。
【0018】
本発明では、出力制御のためにインダクタ電流の谷値を制御する、即ちスイッチ素子のオフ時間を制御するカレントモード制御方式のDC−DCコンバータであって、インダクタ電流の谷値がゼロを下回った場合であっても制御が可能であり、高精度に出力電圧を制御することができるDC−DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0019】
前記の目的を達成するために、本発明の第1の観点のDC−DCコンバータは、
電源電圧側に接続されたハイサイドスイッチと、
接地側に接続された整流用のローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチに流れる電流を検出する電流検出回路とを具備し、
前記DC−DCコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、そして
前記電流検出回路は、前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されている。
以上のように構成された本発明のDC−DCコンバータは、ローサイドFETに流れる電流を双方向とも検出・制御することが可能となり、無負荷に至る全負荷範囲で間欠動作することなく連続して動作することができる。また、本発明のDC−DCコンバータにおいては、出力リップル電圧を負荷によらず一定にできるため、出力電圧の高精度な制御が可能となる。
【0020】
本発明の第2の観点のDC−DCコンバータにおいて、前記の第1の観点における電流検出回路は、ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
前記ローサイドスイッチと前記補助スイッチのオン状態時の電圧が等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する。
【0021】
本発明の第3の観点のDC−DCコンバータにおいて、前記の第2の観点における補償回路は、ローサイドスイッチと補助スイッチがオン状態時の電圧が入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する。
【0022】
本発明の第4の観点のDC−DCコンバータにおいて、前記の第2の観点におけるローサイドスイッチと補助スイッチがNチャンネル型FETである。
【0023】
本発明の第5の観点のDC−DCコンバータにおいて、前記の第1の観点における電流検出回路は、
ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
オフセット電圧を発生するオフセット電圧源と、
前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する。
【0024】
本発明の第6の観点のDC−DCコンバータにおいて、前記の第5の観点における補償回路は、
ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子を有する。
【0025】
本発明の第7の観点のDC−DCコンバータにおいて、前記の第5の観点におけるローサイドスイッチと補助スイッチがNチャンネル型FETであり、オフセット電圧源はオン状態時に定電流が流れるNチャンネル型FETである。
【0026】
本発明の第8の観点のDC−DCコンバータは、電源電圧側に接続されたハイサイドスイッチ、
接地側に接続されたローサイドスイッチ、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段、
前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチを介して前記インダクタへ流れる電流を、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路、
前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン/オフするよう接続されたラッチ回路、
一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプ、
一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器、及び
前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路、を具備する。
【0027】
本発明の第9の観点のDC−DCコンバータにおいて、前記の第8の観点における前記電流検出回路は、
NチャンネルFETである前記ローサイドスイッチとドレイン及びゲートを共通とし、同じNチャンネルFETである第1のスイッチと、
前記第1のスイッチのソースにエミッタが接続されたNPNトランジスタである第2のスイッチと、
前記第2のスイッチのベースにコレクタとベースが接続されてミラー回路が構成され、エミッタが前記ローサイドスイッチのソースに接続されたNPNトランジスタである第3のスイッチと、
前記第3のスイッチに電流を供給する電流源と、
前記第2のスイッチのコレクタに接続され、前記第2のスイッチに流れる電流と同じ電流が流れるミラー回路を構成するPNPトランジスタである第4のスイッチとPNPトランジスタである第5のスイッチと、
一端に基準電圧が印加されて前記第5のスイッチに流れる電流を電圧に変換する抵抗と、
前記ローサイドスイッチとゲートおよびソースを共通とするNチャンネルFETである補助スイッチと、
前記ローサイドスイッチのドレインが非反転入力端子に接続され、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、を有する。
【0028】
本発明の第10の観点のDC−DCコンバータにおいて、前記の第9の観点における前記第1のスイッチ及び前記補助スイッチは、前記ローサイドスイッチの1/nのサイズであり、各オン抵抗が前記ローサイドスイッチのn倍に設定されている。
【0029】
本発明の第11の観点のDC−DCコンバータにおいて、前記の第8の観点における前記電流検出回路は、
一端に基準電圧が印加された抵抗と、
NチャンネルFETである前記ローサイドスイッチとゲート及びソースを共通とするNチャンネルFETである補助スイッチと、
前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、
前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源と、を有する。
【0030】
本発明の第12の観点のDC−DCコンバータにおいて、前記の第11の観点における前記補助スイッチは、前記ローサイドスイッチの1/nのサイズであり、オン抵抗が前記ローサイドスイッチのn倍に設定されている。
【発明の効果】
【0031】
本発明によれば、出力制御のためにインダクタ電流の谷値を制御する、即ちハイサイドFETのオフ時間を制御するカレントモード制御方式のDC−DCコンバータにおいて、ローサイドFETに流れる電流を双方向とも検出し、制御できる構成であるため、無負荷に至る全負荷範囲においてインダクタ電流の検出を連続で行うDC−DCコンバータを提供することができる。
また、本発明のDC−DCコンバータにおいては、出力リップル電圧が負荷によらず一定となるので、軽負荷時においても出力電圧を高精度に制御できる。
【0032】
さらに、本発明によれば、ローサイドFETに流れる電流を双方向とも検出して、制御する構成であるため、負荷の急減などに伴う出力電圧の上昇に対し、入力への電力回生によって高速に目標値へ復帰させることができる。
また、本発明のDC−DCコンバータにおいては、出力電圧の異常上昇時にのみローサイドFETに流れる電流を通常動作時とは逆方向に検出して、制御することにより、軽負荷時の効率を劣化させることなく、負荷の急減などに伴う出力電圧の上昇に対し、入力への電力回生によって高速に目標値へ復帰させることができる。
【発明を実施するための最良の形態】
【0033】
以下、本発明のDC−DCコンバータに係る好適な実施の形態について、添付の図面を参照しつつ説明する。
【0034】
《実施の形態1》
図1は本発明に係る実施の形態1のDC−DCコンバータの構成を示す回路図である。図1において、Viは入力電圧、Vrは基準電圧、およびVoは出力電圧である。入力電圧Viと接地電位との間には、電源電圧側スイッチ素子であるハイサイドFET1と接地側スイッチ素子であるローサイドFET2が直列に接続されており、これらのスイッチ素子の結合部にインダクタ3と平滑手段である出力コンデンサ4がフィルタを構成して接続されている。出力コンデンサ4の両端電圧が出力電圧Voとして出力される。
【0035】
実施の形態1のDC−DCコンバータは、エラーアンプ5、電流検出回路6、比較器7、タイマー回路8、およびRSラッチ9を有して構成されている。ハイサイドFET1とローサイドFET2は、それぞれが相補的にオン/オフするように、RSラッチ9に接続されている。エラーアンプ5は、非反転入力端子(+)に基準電圧Vrが入力され、反転入力端子(−)に出力電圧Voが入力され、誤差信号Veを出力する。比較器7は、非反転入力端子(+)にエラーアンプ5の出力である誤差信号Veが入力され、RSラッチ9をセットするセット信号Sを出力する。電流検出回路6は、ローサイドFET2がオン状態のときにローサイドFET2を介してインダクタ3へ流れる電流を、ローサイドFET2のオン抵抗による電圧降下を検出して増幅し、電圧変換する。このように電圧変換された電流検出信号Vcを電流検出回路6は生成し比較器7へ出力する。電流検出信号Vcは、比較器7の反転入力端子(−)に印加される。
【0036】
タイマー回路8の出力端子は、RSラッチ9のリセット入力端子(R)に接続されており、ハイサイドFET1がオン状態になってから、所定の時間経過後にリセット信号CKを出力する。電流検出回路6は、ローサイドFET2とドレイン及びゲートを共通とし、同じNチャンネル型のFET60と、このFET60のソースにエミッタが接続されたNPNトランジスタ61と、このNPNトランジスタ61のベースにコレクタとベースが接続されてミラー回路が構成され、エミッタがローサイドFET2のソースに接続されたNPNトランジスタ62と、このNPNトランジスタ62に電流を供給する電流源63とを有している。また、電流検出回路6は、NPNトランジスタ61のコレクタに接続され、NPNトランジスタ61に流れる電流と同じ電流が流れるミラー回路を構成するPNPトランジスタ64とPNPトランジスタ65と、一端に基準電圧Vrが印加されてPNPトランジスタ65に流れる電流を電圧に変換する抵抗66と、ローサイドFET2とゲートおよびソースを共通とする補助スイッチであるNチャンネル型のFET67とを有している。さらに、電流検出回路6は、ローサイドFET2のドレインが非反転入力端子に接続され、FET67のドレインが反転入力端子に接続された差動アンプ68と、差動アンプ68の出力がゲートに供給され、ドレインが抵抗66に接続され、ソースがFET67のドレインに接続されたNチャンネル型のFET69とを有している。差動アンプ68とNチャンネル型のFET69とにより補償回路が構成されている。FET60およびFET67は、ともにローサイドFET2の1/nのサイズであり、オン抵抗はローサイドFET2のn倍に設定されている。ここで「n」は、正の値であり、用いるデバイスに応じて所定の値に設定される。また、Nチャンネル型のFET60が第1のスイッチであり、NPNトランジスタ61が第2のスイッチであり、NPNトランジスタ62が第3のスイッチであり、PNPトランジスタ64が第4のスイッチであり、及びPNPトランジスタ65が第5のスイッチである。さらに、補償回路のNチャンネル型のFET69は差動アンプ68の出力によりインピーダンスが変化する可変インピーダンス素子である。
【0037】
図1に示した本発明に係る実施の形態1のDC−DCコンバータの基本動作は以下の通りである。
ハイサイドFET1がオン状態であるとき、インダクタ3には入力電圧Viと出力電圧Voとの電圧差(Vi−Vo)が印加される。このとき、インダクタ3を流れる電流ILは直線的に増加し、インダクタ3に磁気エネルギーを蓄える。ハイサイドFET1がオフ状態であるとき、インダクタ3には出力電圧Voが逆方向に印加される。このとき、インダクタ電流ILは直線的に減少し、インダクタ3は磁気エネルギーを放出する。インダクタ電流ILは出力コンデンサ4によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Voはエラーアンプ5の反転入力端子(−)にフィードバックされ、一方で基準電圧Vrがエラーアンプ5の非反転入力端子(+)に入力される。エラーアンプ5の出力である誤差信号Veは比較器7の非反転入力端子(+)に入力される。ローサイドFET2を流れる電流を電流−電圧変換した電流検出信号Vcは、比較器7の反転入力端子(−)に入力される。インダクタ電流ILが減少し、電流検出信号Vcがエラーアンプ5の出力する誤差信号Veまで低下すると、比較器7はその出力を反転する。即ち、RSラッチ9に入力されるセット信号SがHレベルとなり、ハイサイドFET1をオン状態とする。その後、インダクタ3の充電が開始される。RSラッチ9のリセット入力端子(R)には、ハイサイドFET1のオン時間を設定するタイマー回路8が接続されている。タイマー回路8は、比較器7の出力であるセット信号SがHレベルになり、ハイサイドFET1がオン状態になってから、所定の時間経過後にリセット信号CKを出力し、ハイサイドFET1をオフ状態とする。
【0038】
以上のように構成された実施の形態1のDC−DCコンバータは、上記のようにエラーアンプ5、比較器7、RSラッチ9の各信号の動作によって、ハイサイドFET1とローサイドFET2を相補的にオン・オフさせて、所定の直流の出力電圧Voを出力する。
【0039】
以上が実施の形態1のDC−DCコンバータの各構成要素における基本動作である。次に、負荷が急変した場合について説明する。
【0040】
例えば、出力端子からの出力電流Ioの増加により、出力電圧Voが目標値より低くなった場合、出力電圧Voの低下を検出したエラーアンプ5は誤差信号Veを上昇させる。その結果、低下していくローサイドFET2の電流検出信号Vcが誤差信号Veに達するまでの時間、つまり、ハイサイドFET1のオフ時間は、短くなる。タイマー回路8によって設定されているハイサイドFET1のオン時間は一定であるため、インダクタ電流ILは全体的に増加する。このことにより、出力コンデンサ4への供給電力が増加し、低下した出力電圧Voは上昇する。
【0041】
逆に、出力電流Ioの減少により、出力電圧Voが上昇した場合、エラーアンプ5は誤差信号Veを低下させる。このため、ローサイドFET2の電流検出信号Vcが誤差信号Veに達するまでの時間、つまり、ハイサイドFET1のオフ時間は、長くなる。タイマー回路8によって設定されているハイサイドFET1のオン時間は一定であるため、インダクタ電流ILは全体的に減少する。このことにより、出力コンデンサ4へ供給される電力が減少し、上昇していた出力電圧Voは低下する。以上のように、実施の形態1のDC−DCコンバータは、出力電圧Voを所定の値に維持するように動作する。
【0042】
以下、実施の形態1のDC−DCコンバータにおけるローサイドFET2の電流を検出する電流検出器6の動作について説明する。
まず、ローサイドFET2のソースからドレインに電流ILが流れる場合(IL≧0)、FET60のソース及びNPNトランジスタ61のエミッタは、NPNトランジスタ62とのミラー回路により、ローサイドFET2のソースと同電位となる。このため、FET60のソース−ドレイン間電圧は、ローサイドFET2のソース−ドレイン間電圧と等しくなる。FET60のオン抵抗はローサイドFET2のオン抵抗のn倍であるから、ローサイドFET2がオン状態にある時に流れる電流ILに対し、FET60にはIx=IL/nの電流が流れる。この電流Ixは、NPNトランジスタ61、PNPトランジスタ64、およびPNPトランジスタ65を介して抵抗66に流れるので、抵抗66の抵抗値をRsとすると、抵抗66の両端には、(Rs×IL/n)の電圧が発生する。即ち、電流検出信号Vcは次式(1)で表される。なお、電流Ixは逆方向には流れない、即ち、Ix≧0であるので、IL≧0の条件が付く。
【0043】
Vc=Vr+Rs×IL/n (IL≧0) (1)
【0044】
次に、ローサイドFET2のドレインからソースに電流が流れる場合(IL≦0)、ローサイドFET2のオン抵抗Ronによって電圧(−IL×Ron)をドレインに発生させる。この電圧が差動アンプ68の非反転入力端子(+)に印加される。差動アンプ68は、FET69を制御して、反転入力端子(−)に印加される電圧が前記の(−IL×Ron)と等しくなるように、FET69からFET67に流れる電流Iyを調整する。補助スイッチであるFET67のオン抵抗は、ローサイドFET2のオン抵抗のn倍であるから、次式(2)となる。
【0045】
Iy×Ron×n=−IL×Ron (2)
【0046】
式(2)から、電流Iyは、Iy=−IL/n と表され、電流検出信号Vcは次式(3)で表される。尚、電流Iyは逆方向には流れない、即ち、Iy≧0であるので、IL≦0の条件が付く。
【0047】
Vc=Vr+Rs×IL/n (IL≦0) (3)
【0048】
以上から、ローサイドFET2の電流ILの正負によらず、電流検出信号Vcは、次式(4)で表される。
【0049】
Vc=Vr+Rs×IL/n (4)
【0050】
したがって、実施の形態1のDC−DCコンバータにおいては、インダクタ電流の谷値がゼロを下回っても検出し、制御することが可能となる。
【0051】
図2の(a)から(h)は図1に示した本発明に係る実施の形態1のDC−DCコンバータにおける各部の動作波形図である。図2において、(a)はローサイドFET2に流れる電流IL、(b)はFET60に流れる電流Ix、(c)はFET67に流れる電流Iy、(d)は電流検出信号Vcと誤差信号Ve、(e)はRSラッチ9のセット信号S、(f)はRSラッチ9のリセット信号でありタイマー回路8の出力であるクロック信号CK、(g)はハイサイドFET1への駆動信号であるRSラッチ9の出力信号V1、(h)はローサイドFET2への駆動信号であるRSラッチ9の出力信号V2を示す。誤差信号Veが基準電圧Vrより高い値から低い値へと変化するのに伴い、ローサイドFET2をターンオフする電流の閾値は正から負へと変化していく。実施の形態1のDC−DCコンバータにおいては、インダクタ電流の谷値が負であっても制御可能である。このことにより、DC-DCコンバータの出力電流がゼロになっても間欠動作の必要はなく、インダクタ電流の連続状態を保つことができる。また、負荷の急減によって出力電圧が上昇しても、インダクタ電流が逆流する、即ち、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。
【0052】
《実施の形態2》
図3は本発明に係る実施の形態2のDC−DCコンバータの構成を示す回路図である。図3において、図1に示した本発明に係る実施の形態1のDC−DCコンバータと同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態1における説明を援用する。
【0053】
実施の形態2のDC−DCコンバータが図1に示した実施の形態1のDC−DCコンバータと異なる点は、電流検出回路の構成である。図1の電流検出回路6と区別するため、実施の形態2における電流検出回路には符号6aを付す。
【0054】
以下、実施の形態2のDC−DCコンバータ電流検出回路6aの構成と動作について説明する。
【0055】
実施の形態2のDC−DCコンバータにおける電流検出回路6aは、一端に基準電圧Vrが印加された抵抗66と、ローサイドFET2とゲート及びソースを共通とするNチャンネル型のFET67と、FET67のドレインが反転入力端子(−)に接続された差動アンプ68と、差動アンプ68の出力がゲートに供給され、ドレインが抵抗66の他端に接続され、ソースがFET67のドレインに接続されたNチャンネル型のFET69と、ローサイドFET2のドレインにオフセット電圧Vosを加算して差動アンプ68の非反転入力端子(+)に印加するオフセット電圧源70と、を有して構成されている。補助スイッチであるFET67は、ローサイドFET2の1/nのサイズであり、オン抵抗はローサイドFET2のn倍に設定されている。抵抗66とFET69のドレインとの接続点電圧が電流検出信号Vcとして出力され、比較器7の反転入力端子(−)に印加される。
【0056】
ローサイドFET2のソースからドレインへ流れる電流ILは、ローサイドFET2のオン抵抗Ronによって電圧(−IL×Ron)を発生させる。このローサイドFET2のドレインに発生した電圧にオフセット電圧Vosを加算した電圧(Vos−IL×Ron)が差動アンプ68の非反転入力端子(+)に印加される。差動アンプ68はFET69を制御して、差動アンプ68の反転入力端子(−)に印加される電圧が非反転入力端子(+)に入力された電圧(Vos−IL×Ron)と等しくなるように、FET69からFET67に流れる電流Iyを調整する。FET67のオン抵抗は、(n×Ron)であるから、次式(5)のように表される。
【0057】
Iy×n×Ron=Vos−IL×Ron (5)
【0058】
この式(5)から、電流Iyは、次式(6)のように表される。
【0059】
Iy=(Vos/Ron−IL)/n (6)
【0060】
したがって、電流検出回路6aから出力される電流検出信号Vcは、抵抗66の抵抗値をRsとすると、次式(7)のようになる。
【0061】
Vc=Vr−Rs×Iy
=Vr−Rs×(Vos/Ron−IL)/n (7)
【0062】
図4の(a)から(g)は図3に示した本発明に係る実施の形態2のDC−DCコンバータにおける各部の動作波形図である。図4において、(a)はローサイドFET2に流れる電流IL、(b)はFET67に流れる電流Iy、(c)は電流検出信号Vcと誤差信号Ve、(d)はRSラッチ9のセット端子に入力されるセット信号S、(e)はRSラッチ9のリセット信号でありタイマー回路8の出力信号であるクロック信号CK、(f)はハイサイドFET1への駆動信号であるRSラッチ9の出力信号V1、(g)はローサイドFET2への駆動信号であるRSラッチ9の出力信号V2を示す。誤差信号Veが電圧(Vr−Vos×Rs/(n×Ron)) より高い値から低い値へと変化するのに伴い、ローサイドFET2をターンオフする電流の閾値は正から負へと変化していく。実施の形態2のDC−DCコンバータにおいては、インダクタ電流の谷値が負であっても制御可能である。このことにより、DC-DCコンバータの出力電流がゼロになっても間欠動作の必要はなく、インダクタ電流を連続状態に保つことができる。
【0063】
また、実施の形態2のDC−DCコンバータにおいては、負荷の急減によって出力電圧が上昇しても、インダクタ電流が逆流する、即ち、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。
【0064】
なお、図5に示すように、実施の形態2のDC−DCコンバータにおける電流検出回路6aは、ローサイドFET2やFET67と同様のNチャネルFET71をオン状態にして抵抗素子として使用し、この抵抗素子71に電流源72によって定電流を流してオフセット電圧源70として構成しても良い。このように構成することにより、オン抵抗の有する温度特性や性能バラツキの影響を相殺により除去することができる。
【0065】
また、通常動作時にはローサイドFET2の逆流を許さない従来の間欠動作を行って軽負荷時の効率を向上させ、出力電圧の異常上昇時にのみローサイドFET2に流れる電流ILを通常動作時とは逆方向に検出・制御することも可能である。例えば、電流検出信号Vcを誤差信号Veとは別に所定値Vxと比較しておく。Ve<Vxの場合には、電流検出信号Vcが所定値Vxを下回ると、ローサイドFET2への駆動信号V2をLレベルとしてローサイドFET2をオフ状態とする。Vx=Vr−Vos×Rs/(n×Ron) に設定しておけば、ローサイドFET2に流れる電流ILが0になるとローサイドFET2はオフ状態となり、逆電流は流れなくなる。この結果、軽負荷時において出力電圧Voが上昇するので、ハイサイドFETのオフ状態を持続させ、出力電圧が目標値まで低下したことを検出してハイサイドFETをターンオンする。所定値Vxの調整によってローサイドFET2の逆流を許さなくした点を除いては従来のDC−DCコンバータに用いられている技術であるので、詳細な説明は省略する。そして、出力電圧Voが目標値に対して許容値以上超えたことを検知すると、所定値Vxを低下することによって、インダクタ電流の逆流を許し、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。出力電圧Voが目標値を許容値以上に超えたことを検知するのは、エラーアンプ5を用いてもよいし、別途出力電圧Voを監視する検出回路を設けてもよい。
【産業上の利用可能性】
【0066】
本発明は、スイッチとインダクタを有し、スイッチ動作によってインダクタ電流を周期的に増減させながら、その谷値を制御することによって負荷へ供給する直流電力を制御するDC−DCコンバータにとって有用である。
【図面の簡単な説明】
【0067】
【図1】本発明の実施の形態1におけるDC−DCコンバータの構成を示す回路図
【図2】本発明の実施の形態1におけるDC−DCコンバータにおける動作を示す波形図
【図3】本発明の実施の形態2におけるDC−DCコンバータの構成を示す回路図
【図4】本発明の実施の形態2におけるDC−DCコンバータにおける動作を示す波形図
【図5】本発明の実施の形態2におけるDC−DCコンバータのオフセット電圧源70の回路例
【図6】従来のDC−DCコンバータの構成を示す回路図
【図7】従来のDC−DCコンバータの電流検出回路の構成を示す回路図
【符号の説明】
【0068】
1 ハイサイドFET
2 ローサイドFET
3 インダクタ
4 出力コンデンサ
5 エラーアンプ
6 電流検出回路
7 比較器
8 タイマー回路
9 RSラッチ
60 NチャンネルFET
61 NPNトランジスタ
62 NPNトランジスタ
63 電流源
64 PNPトランジスタ
65 PNPトランジスタ
66 抵抗
67 NチャンネルFET
68 差動アンプ
69 NチャンネルFET




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013