米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 発電 -> 松下電器産業株式会社

発明の名称 ブリッジ駆動回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−43857(P2007−43857A)
公開日 平成19年2月15日(2007.2.15)
出願番号 特願2005−227323(P2005−227323)
出願日 平成17年8月5日(2005.8.5)
代理人 【識別番号】100113859
【弁理士】
【氏名又は名称】板垣 孝夫
発明者 福井 穣 / 國松 崇 / 八谷 佳明 / 荒川 竜太郎
要約 課題
パワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるブリッジ駆動回路装置を提供する。

解決手段
ブリッジ回路のうち直流主電源1からの高電位側端子3と接続された高電位側パワースイッチング素子12は、マイコン9からの高電位側外部駆動入力信号18に対して低電位側駆動半導体15内で入力信号処理回路47により信号処理して定電流変換回路54により定電流変換した定電流信号を、高電位側パワースイッチング素子駆動用信号19として、低電位側駆動半導体15から高電位側駆動半導体14のフィルタ回路55を通じて高電位側パワースイッチング素子駆動回路28により、スイッチングを駆動制御する。
特許請求の範囲
【請求項1】
高電位側の第1のパワースイッチング素子のドレイン端子は、外部直流電源の高電位側と接続され、
前記第1のパワースイッチング素子のソース端子は、低電位側の第2のパワースイッチング素子のドレイン端子と接続され、
前記第2のパワースイッチング素子のソース端子は、前記外部直流電源の低電位側と接続され、
前記第1のパワースイッチング素子のソース端子と前記第2のパワースイッチング素子のドレイン端子との接続点に負荷が接続され、
前記第1のパワースイッチング素子および前記第2のパワースイッチング素子のスイッチングにより前記負荷への電力供給を制御するブリッジ回路と、
前記外部直流電源の高電位側と接続されて前記第1のパワースイッチング素子の駆動用電源を形成する第1の電源回路と前記第1の電源回路から電源供給される第1のパワースイッチング素子駆動回路とを有し、
前記第1のパワースイッチング素子駆動回路が、前記第1のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第1のパワースイッチング素子のスイッチングを駆動制御する第1のパワースイッチング素子駆動回路用半導体装置と、
前記外部直流電源の高電位側と接続されて前記第2のパワースイッチング素子の駆動用電源を形成する第2の電源回路と前記第2の電源回路から電源供給される第2のパワースイッチング素子駆動回路とを有し、
前記第2のパワースイッチング素子駆動回路が、前記第2のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第2のパワースイッチング素子のスイッチングを駆動制御する第2のパワースイッチング素子駆動回路用半導体装置とを備え、
前記第2のパワースイッチング素子駆動回路用半導体装置は、
前記第1のパワースイッチング素子駆動回路により前記第1のパワースイッチング素子のスイッチングを駆動制御するための第1の外部駆動入力信号を信号処理する第1の入力信号処理回路と、
前記第2のパワースイッチング素子駆動回路により前記第2のパワースイッチング素子のスイッチングを駆動制御するための第2の外部駆動入力信号を信号処理する第2の入力信号処理回路と、
内蔵した発振回路による発振信号のタイミングに基づいて、前記第1の入力信号処理回路からの出力信号電圧をバーストされた定電流に変換する定電流変換回路と、
前記定電流変換回路により生成した定電流信号のレベルを変位するレベルシフト回路とを有し、
前記定電流変換回路からの定電流信号を、前記レベルシフト回路を経由して、前記第1のパワースイッチング素子駆動回路用半導体装置に、第1のパワースイッチング素子駆動用信号として伝達し、
前記第1のパワースイッチング素子駆動回路用半導体装置は、
前記第2のパワースイッチング素子駆動回路用半導体装置からの前記第1のパワースイッチング素子駆動用信号を電圧信号に変換するフィルタ回路を有し、
前記フィルタ回路からの電圧信号を基に、前記第1のパワースイッチング素子駆動回路により、前記第1のパワースイッチング素子のスイッチングを駆動制御する
ことを特徴とするブリッジ駆動回路装置。
【請求項2】
前記第1のパワースイッチング素子を前記第1のパワースイッチング素子駆動回路用半導体装置内に含めて第1の基板を形成し、
前記第2のパワースイッチング素子を前記第2のパワースイッチング素子駆動回路用半導体装置内に含めて第2の基板を形成した
ことを特徴とする請求項1記載のブリッジ駆動回路装置。
【請求項3】
前記第1の電源回路および前記第2の電源回路は、
それぞれ、同一セルで構成された接合型FET素子とパワーMOS素子の接合型FET素子とのピンチオフ電圧を利用して定電圧電源回路を形成した
ことを特徴とする請求項1または請求項2記載のブリッジ駆動回路装置。
【請求項4】
前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のパワースイッチング素子駆動回路用半導体装置、および前記第2のパワースイッチング素子駆動回路用半導体装置を、同一の半導体パッケージ内に搭載した
ことを特徴とする請求項1から請求項3のいずれかに記載のブリッジ駆動回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、例えばモータや照明器具などの負荷を駆動制御するインバータ駆動装置やスイッチング電源装置等として、負荷を駆動するブリッジ構成の駆動回路を有するブリッジ駆動回路装置に関するものである。
【背景技術】
【0002】
従来から、例えばモータや照明器具などの各種負荷を駆動するための電力供給を制御するインバータ駆動装置やスイッチング電源装置等として、負荷電流をスイッチングするパワーデバイス(パワースイッチング素子)により構成されたブリッジ回路が形成されており、このブリッジ構成の駆動回路により負荷を駆動するブリッジ駆動回路装置が用いられている。
【0003】
以上のようなブリッジ駆動回路装置として、ハーフブリッジ型パワーデバイスを駆動するパワーデバイス駆動回路を備えた従来のパワー用半導体装置(例えば、特許文献1を参照)について、図面を用いて以下に説明する。
【0004】
図6は従来のブリッジ駆動回路装置として、パワーデバイス駆動回路を備えたパワー用半導体装置の構成を示す回路ブロック図である。例えば図6に示すように、電源108より供給される電源電圧VDDとグラウンド電位(基準電位)GNDとの間に、電界効果トランジスタなどのパワーデバイス104、105がトーテムポール接続され、ハーフブリッジ型パワーデバイス106を構成している。パワーデバイス104とパワーデバイス105との接続点に負荷(モータなどの誘導性負荷)107が接続される構成となっている。
【0005】
パワーデバイス駆動回路101は、パワーデバイス104、105を駆動するために、それぞれに対応させてトーテムポール接続されたハイサイド駆動回路102とローサイド駆動回路103とを持つ。
【0006】
ハイサイド駆動回路102は、外部のマイクロコンピュータなどからのハイサイド入力信号に応じて、パルス状のオン信号とオフ信号を発生させるパルス発生回路109を有している。このパルス発生回路109より2つの出力信号(オン信号とオフ信号)が、例えば接合型FETからなるレベルシフトトランジスタ110、111のゲートにそれぞれ入力されている。
【0007】
レベルシフトトランジスタ110、111のドレインは、抵抗112、113の一端にそれぞれ接続されており、さらにインバータ回路115、114の入力端にもそれぞれ接続されている。抵抗112、113の他端は、ハイサイド駆動回路102の電源123に接続されている。
【0008】
インバータ回路114の出力端とフリップフロップ回路120のセット入力端子Sとの間には抵抗116が挿入され、インバータ回路115とフリップフロップ回路120のリセット入力端子Rとの間には抵抗117が挿入されている。そして、フリップフロップ回路120のセット入力端子Sとリセット入力端子Rとにコンデンサ118、119の一端が接続されており、コンデンサ118、119の他端はライン133に接続されている。上記の抵抗116とコンデンサ118とはCRフィルタを構成し、同様に抵抗117とコンデンサ119とによってもCRフィルタを構成している。
【0009】
フリップフロップ回路120の出力端子Qは、ハイサイド駆動素子であるPMOSトランジスタ121およびNMOSトランジスタ122の各ゲート端子に共通に接続されている。そして、PMOSトランジスタ121およびNMOSトランジスタ122のドレイン端子はパワーデバイス104のゲート端子に接続されている。
【0010】
一方、ローサイド駆動回路103は、外部のマイクロコンピュータなどからのローサイド入力信号が遅延回路35に入力され、遅延回路135の出力端がローサイド駆動素子であるPMOSトランジスタ124およびNMOSトランジスタ125の各ゲート端子に共通に接続されている。そして、PMOSトランジスタ124およびNMOSトランジスタ125のドレイン端子はパワーデバイス105のゲート端子に接続されている。
【0011】
パワーデバイス駆動回路101では、ハーフブリッジ型パワーデバイス106のスイッチング動作により、ハーフブリッジ型パワーデバイス106の中間ノードに接続されたライン133にdv/dt過渡信号が発生する。
【0012】
レベルシフトトランジスタ110、111には、寄生容量Cが存在するため、寄生容量Cとdv/dt過渡信号との積算で得られる電流がレベルシフトトランジスタ110、111に同時に流れることになる。この電流により抵抗112、113に同時に電圧降下が発生し、インバータ回路114、115のしきい値に達することで、インバータ回路114、115の出力端からはH信号が出力されることになる。
【0013】
ところが、インバータ回路114に接続された抵抗116とコンデンサ118とにより構成されるCRフィルタの時定数により設定される所定の時間、およびインバータ回路115に接続された抵抗117とコンデンサ119とにより構成されるCRフィルタの時定数により設定される所定の時間が経過するまで、プリップフロップ回路120のセット入力端子Sおよびリセット入力端子Rへはインバータ回路114、115の出力であるH信号が入力されない構成となっている。
【0014】
しかし、上記したCRフィルタの時定数で決まる所定の時間を超えるdv/dt過渡信号が発生した時、フリップフロップ回路120のセット入力端子Sとリセット入力端子Rとに同時にH信号が入力されることになる。この時、予想のつかない動作、つまり誤動作が発生する。
【0015】
ここで、抵抗116とコンデンサ118とにより構成されるCRフィルタの時定数により設定される所定の時間、および抵抗117とコンデンサ119とにより構成されるCRフィルタの時定数により設定される所定の時間を、dv/dt過渡信号の印加時間よりも長く設定することで、フリップフロップ回路120のセット入力端子Sおよびリセット入力端子RへH信号は与えられず、フリップフロップ回路120の誤動作は防止されることになる。
【0016】
これに対して、パルス発生回路109から出力されるオン信号およびオフ信号のパルス幅をdv/dt過渡信号印加時間よりも十分に長く、すなわちCRフィルタによる遅れ時間よりも長く設定することで、パルス発生回路109から出力されるオン信号およびオフ信号に基づいたインバータ回路114および115の出力信号は、フリップフロップ回路120に与えられ、フリップフロップ回路120は正常に動作することになる。
【特許文献1】特許第3092862号
【発明の開示】
【発明が解決しようとする課題】
【0017】
しかしながら上記のような従来のブリッジ駆動回路装置においては、以下のような問題が存在する。
ハイサイド駆動回路102に伝達される信号は、2つの信号(オン信号とオフ信号)においてフリップフロップ回路120に入力され、パワーデバイス駆動回路101が高電圧での動作で発生するノイズ信号によりハイサイド入力端子の信号レベルが変動し、ノイズ信号はCRフィルタ回路の遅れ時間となった時、フリップフロップ回路120に信号が入力され、フリップフロップ回路120の出力信号が反転(L→H)し、フリップフロップ回路の特性より反転後の出力信号が固定されてしまい、パワーデバイス104、105において、その上下で導通が発生し、破壊を起こす可能性がある。
【0018】
本発明は、上記従来の問題点を解決するもので、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるブリッジ駆動回路装置を提供する。
【課題を解決するための手段】
【0019】
上記の課題を解決するために、本発明の請求項1記載のブリッジ駆動回路装置は、高電位側の第1のパワースイッチング素子のドレイン端子は、外部直流電源の高電位側と接続され、前記第1のパワースイッチング素子のソース端子は、低電位側の第2のパワースイッチング素子のドレイン端子と接続され、前記第2のパワースイッチング素子のソース端子は、前記外部直流電源の低電位側と接続され、前記第1のパワースイッチング素子のソース端子と前記第2のパワースイッチング素子のドレイン端子との接続点に負荷が接続され、前記第1のパワースイッチング素子および前記第2のパワースイッチング素子のスイッチングにより前記負荷への電力供給を制御するブリッジ回路と、前記外部直流電源の高電位側と接続されて前記第1のパワースイッチング素子の駆動用電源を形成する第1の電源回路と前記第1の電源回路から電源供給される第1のパワースイッチング素子駆動回路とを有し、前記第1のパワースイッチング素子駆動回路が、前記第1のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第1のパワースイッチング素子のスイッチングを駆動制御する第1のパワースイッチング素子駆動回路用半導体装置と、前記外部直流電源の高電位側と接続されて前記第2のパワースイッチング素子の駆動用電源を形成する第2の電源回路と前記第2の電源回路から電源供給される第2のパワースイッチング素子駆動回路とを有し、前記第2のパワースイッチング素子駆動回路が、前記第2のパワースイッチング素子のゲート端子およびソース端子間に接続され、前記第2のパワースイッチング素子のスイッチングを駆動制御する第2のパワースイッチング素子駆動回路用半導体装置とを備え、前記第2のパワースイッチング素子駆動回路用半導体装置は、前記第1のパワースイッチング素子駆動回路により前記第1のパワースイッチング素子のスイッチングを駆動制御するための第1の外部駆動入力信号を信号処理する第1の入力信号処理回路と、前記第2のパワースイッチング素子駆動回路により前記第2のパワースイッチング素子のスイッチングを駆動制御するための第2の外部駆動入力信号を信号処理する第2の入力信号処理回路と、内蔵した発振回路による発振信号のタイミングに基づいて、前記第1の入力信号処理回路からの出力信号電圧をバーストされた定電流に変換する定電流変換回路と、前記定電流変換回路により生成した定電流信号のレベルを変位するレベルシフト回路とを有し、前記定電流変換回路からの定電流信号を、前記レベルシフト回路を経由して、前記第1のパワースイッチング素子駆動回路用半導体装置に、第1のパワースイッチング素子駆動用信号として伝達し、前記第1のパワースイッチング素子駆動回路用半導体装置は、前記第2のパワースイッチング素子駆動回路用半導体装置からの前記第1のパワースイッチング素子駆動用信号を電圧信号に変換するフィルタ回路を有し、前記フィルタ回路からの電圧信号を基に、前記第1のパワースイッチング素子駆動回路により、前記第1のパワースイッチング素子のスイッチングを駆動制御することを特徴とする。
【0020】
この構成により、高電位側パワースイッチング素子の駆動回路部に、従来構成で用いていたフリップフロップ回路を用いないようにしたため、駆動回路部内で誤動作が発生しても、その信号が保持されないことで、高電位側および低電位側パワースイッチング素子の上下同時導通による素子破壊を防ぐことができる。
【0021】
また、本発明の請求項2記載のブリッジ駆動回路装置は、請求項1記載のブリッジ駆動回路装置であって、前記第1のパワースイッチング素子を前記第1のパワースイッチング素子駆動回路用半導体装置内に含めて第1の基板を形成し、前記第2のパワースイッチング素子を前記第2のパワースイッチング素子駆動回路用半導体装置内に含めて第2の基板を形成したことを特徴とする。
【0022】
この構成により、各パワースイッチング素子をパワースイッチング素子駆動回路用半導体装置内に含めて同一基板上に形成しているので、構成部品の数量をさらに低減し、装置の小型化および簡素化を実現することができる。
【0023】
また、本発明の請求項3記載のブリッジ駆動回路装置は、請求項1または請求項2記載のブリッジ駆動回路装置であって、前記第1の電源回路および前記第2の電源回路は、それぞれ、同一セルで構成された接合型FET素子とパワーMOS素子の接合型FET素子とのピンチオフ電圧を利用して定電圧電源回路を形成したことを特徴とする。
【0024】
この構成により、パワースイッチング素子駆動回路用半導体装置内部の電源回路として、接合型FETの低いピンチオフ電圧から電力供給を受けることができるため、起動抵抗等を用いずに、変換効率が高くかつ小型の内部電源回路を実現することができる。
【0025】
また、本発明の請求項4記載のブリッジ駆動回路装置は、請求項1から請求項3のいずれかに記載のブリッジ駆動回路装置であって、前記第1のパワースイッチング素子、前記第2のパワースイッチング素子、前記第1のパワースイッチング素子駆動回路用半導体装置、および前記第2のパワースイッチング素子駆動回路用半導体装置を、同一の半導体パッケージ内に搭載したことを特徴とする。
【0026】
この構成により、装置を一つの半導体パッケージに組み込んでいるため、非常に小型でかつ簡素化できるブリッジ駆動回路装置を実現することができる。
【発明の効果】
【0027】
以上のように本発明によれば、高電位側パワースイッチング素子の駆動回路部に、従来構成で用いていたフリップフロップ回路を用いないようにしたため、駆動回路部内で誤動作が発生しても、その信号が保持されないことで、高電位側および低電位側パワースイッチング素子の上下同時導通を防止することができる。
【0028】
また、各パワースイッチング素子をパワースイッチング素子駆動回路用半導体装置内に含めて同一基板上に形成しているので、構成部品の数量をさらに低減することができる。
また、パワースイッチング素子駆動回路用半導体装置内部の電源回路として、接合型FETの低いピンチオフ電圧から電力供給を受けることができる。
【0029】
また、装置を一つの半導体パッケージに組み込むことができる。
以上により、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができる。
【発明を実施するための最良の形態】
【0030】
以下、本発明の実施の形態を示すブリッジ駆動回路装置について、図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1のブリッジ駆動回路装置を説明する。
【0031】
図1は本実施の形態1のブリッジ駆動回路装置の構成を示す回路ブロック図である。図2は本実施の形態1のブリッジ駆動回路装置における定電流変換回路の内部構成を示す回路図である。図3は本実施の形態1のブリッジ駆動回路装置におけるフィルタ回路の内部構成を示す回路図である。図4は本実施の形態1のブリッジ駆動回路装置における定電流変換回路とフィルタ回路の動作を示す波形図である。
【0032】
図1において、ブリッジ駆動回路5は、直流主電源1の高電位側と高電位側端子3が接続され、直流主電源1の低電位側と低電位側端子4が接続されている。直流主電源1には並列に平滑コンデンサ2が接続されている。ブリッジ駆動回路5のブリッジ回路出力端子20は負荷8、ここでは3相モータの入力線と接続される。ブリッジ駆動回路5は、高電位側パワースイッチング素子12、高電位側パワースイッチング素子12と並列接続されているFRD13a、高電位側駆動半導体14より構成されるハイサイドブロックと、低電位側パワースイッチング素子11、低電位側パワースイッチング素子11と並列接続されているFRD13b、低電位側駆動半導体15より構成されるローサイドブロックとに分類できる。ローサイドブロックの低電位側駆動半導体15には、外部駆動入力信号18を生成するマイコン9が駆動信号入力端子34と接続されている。
【0033】
高電位側駆動半導体14の内部構造は、電源回路27に電力供給する電源用入力端子21が、直流主電源1の高電位側端子3および高電位側パワースイッチング素子12のドレイン端子と接続されている。高電位側駆動半導体14の出力端子22はゲート抵抗29を介して高電位側パワースイッチング素子12のゲート端子と接続されている。高電位側駆動半導体14の基準電位端子23は、高電位側パワースイッチング素子12のソース端子と接続されると同時に、コンデンサ16の低電位側が接続される。コンデンサ16の高電位側は電源回路27の電源出力端子24と接続される。電源回路27は、接合型FET(JFET)26のソース端子より電力供給を受けて定電圧電源を形成し、高電位側パワースイッチング素子駆動回路28の動作電源として機能する。接合型FET26のゲート端子は基準電位端子23と同電位となるように接続されており、接合型FET26のドレイン電圧が所定の電圧以上に上昇するとピンチオフ状態となり、ソース電位はある電圧以上には上昇しない。
【0034】
また、電源回路27は、電源出力端子24に接続されたコンデンサ16によって出力電圧の安定化を図る。電源回路27は、出力電圧(コンデンサ16の両端電圧)をモニターして所定の電圧以上に上昇すると、スイッチ39がオフとなり、高電位側パワースイッチング素子駆動回路28はコンデンサ16に充電された電力で駆動される。その後、コンデンサ16の両端電圧が所定の電圧以下に低下するとスイッチ39がオンとなり、接合型FET26のソース端子より電力供給が再スタートする。高電位側駆動半導体14が動作中はこのスイッチ39のオン/オフ動作が繰り返される。高電位側パワースイッチング素子駆動回路28の駆動用信号19は高電位側駆動用信号入力端子25より入力される。この駆動用信号19に従って出力端子22の信号がオン/オフ状態となり、高電位側パワースイッチング素子12を駆動する。
【0035】
次に、低電位側駆動半導体15の内部構造は、内蔵した電源回路38に電力供給する第1の電源用入力端子31が、直流主電源1の高電位側端子3および高電位側パワースイッチング素子12のドレイン端子と接続され、第2の電源用入力端子30が、低電位側パワースイッチング素子11のドレイン端子およびブリッジ駆動回路5のブリッジ回路出力端子20と接続されている。
【0036】
低電位側駆動半導体15の出力端子32は、ゲート抵抗48を介して低電位側パワースイッチング素子11のゲート端子と接続されている。低電位側駆動半導体15の基準電位端子33は、低電位側パワースイッチング素子11のソース端子と接続されると同時に、コンデンサ17の低電位側および直流主電源1の低電位側と接続されている。コンデンサ17の高電位側は電源回路38の電源出力端子35と接続されている。
【0037】
電源回路38は、第1の電源用入力端子31と結ばれている接合型FET(JFET)37のソース端子より電力供給を受ける場合と、第2の電源用入力端子30と結ばれている接合型FET(JFET)36のソース端子より電力供給を受ける場合とを、切り替える機能を有しており、電源回路38で生成された出力電圧は、内部の低電位側パワースイッチング素子駆動回路43および入力信号処理回路47の動作用電源として機能する。
【0038】
接合型FET37、36の各ゲート端子は、基準電位端子33と同電位となるように接続されており、接合型FET37、36のドレイン端子が所定の電圧値以上に上昇するとピンチオフ状態となり、ソース端子はある電圧以上には上昇しない。
【0039】
また、電源回路38は、電源出力端子35に接続されたコンデンサ17によって出力電圧の安定化を図る。すなわち、電源回路38は、出力電圧(コンデンサ17の両端電圧)をモニターして所定の電圧以上に上昇すると、スイッチ39またはスイッチ40をオフすることにより、低電位側パワースイッチング素子駆動回路43はコンデンサ17に充電された電力で駆動される。その後、コンデンサ17の両端電圧が所定の電圧未満に低下すると、スイッチ39またはスイッチ40をオンすることにより、接合型FET37または接合型FET36のソース端子からの電力供給が再スタートする。
【0040】
スイッチ39とスイッチ40の切り替えは、外部駆動入力信号18の状態で決定される。すなわち、低電位側パワースイッチング素子11の駆動信号がオンの場合はスイッチ39が選択され、低電位側パワースイッチング素子11の駆動信号がオフの場合はスイッチ40が選択される。
【0041】
このブリッジ駆動回路5での動作は、システムのメインスイッチがオンすると、直流主電源1がオンとなり所定の電圧まで上昇する。この時、マイコン9からの駆動入力信号18は、高電位側駆動入力信号Hin、低電位側駆動入力信号Linともにオフである。高電位側駆動半導体14においては、電源用入力端子21を介して直流主電源1より電源供給を受ける。接合型FET26は、あるドレイン電圧でピンチオフ状態となり、決められた値のソース電圧以上には上昇しない。このソース端子より電源供給を受けて、電源回路27は所定の定電圧を生成する。そして電源出力端子24よりコンデンサ16に出力電圧を充電する。
【0042】
この時、低電位側駆動半導体15においては、外部駆動入力信号18の低電位側駆動入力信号Linがオフとなっているので、電源回路38に対してスイッチ40がオン状態となり、接合型FET36より電力供給を受ける。電源回路38では所定の定電圧が形成され、電源出力端子35よりコンデンサ17に充電される。この時の充電電流の流れは、直流主電源1の高電位側から高電位側端子3→電源用入力端子21→接合型FET26→スイッチ39→電源回路27→電源出力端子24→コンデンサ16→基準電位端子23→第2の電源用入力端子30→接合型FET36→スイッチ40→電源回路38→電源出力端子35→コンデンサ17→基準電位端子33→低電位側端子4から直流主電源1の低電位側となる。
【0043】
この状態では、高電位側駆動半導体14および低電位側駆動半導体15は、ともに内部の電源回路27、38が起動して、マイコン9からの外部駆動入力信号18の入力待ちの状態となる。この後、高電位側パワースイッチング素子12および低電位側パワースイッチング素子11を駆動する外部駆動入力信号18を入力すると、それらの駆動入力信号に従って、ブリッジ駆動回路5の出力端子20の電位が直流主電源1の高電位から基準電位間の変動を繰り返すことにより、負荷(モータ)8をインバータ駆動してゆく。高電位側駆動半導体14が動作中は、このスイッチ39またはスイッチ40のオン/オフ動作が繰り返される。
【0044】
駆動信号入力端子34には、マイコン9からの外部駆動入力信号18として、その基準電位が直流主電源1の低電位側と同じ信号が入力される。入力された信号18は入力信号処理回路47において信号処理され、このうち高電位側パワースイッチング素子12を駆動する入力信号46は、発振回路56からの発振信号のタイミングに基づいて定電流変換回路54で定電流信号に変換され、レベルシフト回路44に伝達され、一方、低電位側パワースイッチング素子11を駆動する入力信号は、直接に低電位側パワースイッチング素子駆動回路43に伝達される。
【0045】
レベルシフト回路44に伝達された定電流信号は、その基準電位レベルが基準電位端子33の電位に変位され、高電位側駆動用信号出力端子45から、高電位側駆動半導体14の高電位側駆動用信号入力端子25へ伝達されることで、基準電位端子23の電位を基準電位とした高電位側パワースイッチング素子駆動用信号19に変換される。変換された高電位側パワースイッチング素子駆動用信号19は、フィルタ回路55において電圧信号に変換され、高電位側パワースイッチング素子駆動回路28に伝達され、ゲート抵抗29を介して高電位側パワースイッチング素子12のスイッチングを駆動制御する。
【0046】
ここで、図2を用いて定電流変換回路54について、図3を用いてフィルタ回路55について、図4を用いて定電流変換回路54とフィルタ回路55の信号伝達について説明する。
【0047】
入力信号処理回路47の高電位側出力信号46と内部構成の発振回路56により作成された内部発振信号とがNAND61に入力され、このNAND61において、高電位側出力信号46が、発振回路56からの内部発振信号を基に論理処理され、その処理信号に従ってP型MOS59を動作させることにより、P型MOS57とP型MOS58とのカレントミラー構成において、定電流源602に基づいてP型MOS58、P型MOS59およびN型MOS60を流れるバーストされた定電流信号が、N型MOS60とカレントミラー構成を成すN型MOS601を有するレベルシフト回路44に供給される。
【0048】
定電流信号がレベルシフト回路44から高電位側駆動半導体14内のフィルタ回路55へと伝達され、フィルタ回路55においては、発振回路56で生成された信号がフィルタ回路55の抵抗67とコンデンサ68により発生する遅れ時間より長く設定されていることから、インバータ69への入力信号がインバータ69のしきい値以下になり、インバータ69の出力信号は反転する。
【0049】
このように構成することにより、装置上にノイズ信号が入力されて重畳されても、フィルタ回路55の遅れ時間をノイズ信号に対して長く設定することで、インバータ69の出力信号は反転しない。たとえ反転をしても、フリップフロップ回路を用いていないことから、パワーデバイス素子の制御端子(ゲート端子)に入力される信号レベルが固定されないことから、パワーデバイスの上下同時導通時間をなくすことができる。
(実施の形態2)
本発明の実施の形態2のブリッジ駆動回路装置を説明する。
【0050】
図5は本実施の形態2のブリッジ駆動回路装置の構成を示す回路ブロック図である。上記実施の形態1のブリッジ駆動回路装置においては、図1に示すように、各パワースイッチング素子12、11と各駆動半導体14、15を個別素子とした構成であったが、図5に示すように、高電位側パワースイッチング素子12を図1の高電位側駆動半導体14に含めて形成し高電位側駆動半導体51として同一のシリコン基板上に形成するとともに、低電位側パワースイッチング素子11を図1の低電位側駆動半導体15に含めて形成し低電位側駆動半導体52として別の同一シリコン基板上に形成することも可能である。
【0051】
このように構成することにより、インバータシステム等のブリッジ駆動回路装置の更なる小型化かつ簡素化を実現することができる。
さらに、図5に示す高電位側駆動半導体51と低電位側駆動半導体52とを同一のシリコン基板上に形成することにより、図1に示す高電位側パワースイッチング素子12、低電位側パワースイッチング素子11、高電位側駆動半導体14、および低電位側駆動半導体15を、同一の半導体パッケージ内に搭載したモノリシックデバイスとして形成することも可能である。
【0052】
この構成により、装置を一つの半導体パッケージに組み込んでいるため、上記に比べて非常に小型でかつ簡素化できるブリッジ駆動回路装置を実現することができる。
【産業上の利用可能性】
【0053】
本発明のブリッジ駆動回路装置は、スイッチング素子であるパワーデバイス等に対して、大型化することなしに更に動作的なノイズ耐量を向上することができ、ノイズに起因するスイッチング誤動作によるパワーデバイスの破壊を防止することができるもので、例えばモータや照明器具などの負荷を駆動制御するインバータ駆動装置やスイッチング電源装置等に適用することができる。
【図面の簡単な説明】
【0054】
【図1】本発明の実施の形態1のブリッジ駆動回路装置の構成を示す回路ブロック図
【図2】同実施の形態1のブリッジ駆動回路装置における定電流変換回路の内部構成を示す回路図
【図3】同実施の形態1のブリッジ駆動回路装置におけるフィルタ回路の内部構成を示す回路図
【図4】同実施の形態1のブリッジ駆動回路装置における定電流変換回路とフィルタ回路の動作を示す波形図
【図5】本発明の実施の形態2のブリッジ駆動回路装置の構成を示す回路ブロック図
【図6】従来のブリッジ駆動回路装置の構成を示す回路ブロック図
【符号の説明】
【0055】
1 直流主電源
2 平滑コンデンサ
3 (直流主電源の)高電位側端子
4 (直流主電源の)低電位側端子
5 ブリッジ駆動回路
8 負荷(モータ)
11 低電位側パワースイッチング素子
12 高電位側パワースイッチング素子
13a、13b FRD
14 高電位側駆動半導体(第1のパワースイッチング素子駆動回路用半導体装置)
15 低電位側駆動半導体(第2のパワースイッチング素子駆動回路用半導体装置)
16、17 コンデンサ
18 外部駆動入力信号
19 高電位側パワースイッチング素子駆動用信号
20 ブリッジ回路出力端子
21 (高電位側駆動半導体の)電源用入力端子
22 (高電位側駆動半導体の)出力端子
23 (高電位側駆動半導体の)基準電位端子
24 (高電位側駆動半導体の)電源出力端子
25 (高電位側駆動半導体の)高電位側駆動用信号入力端子
26 JFET
27 電源回路
28 高電位側パワースイッチング素子駆動回路
29 ゲート抵抗
30 (低電位側駆動半導体の)電源用入力端子
31 (低電位側駆動半導体の)電源用入力端子
32 (低電位側駆動半導体の)出力端子
33 (低電位側駆動半導体の)基準電位端子
34 (低電位側駆動半導体の)駆動信号入力端子
35 (低電位側駆動半導体の)電源出力端子
36 JFET
37 JFET
38 電源回路
39 スイッチ
40 スイッチ
41 スイッチ切り替え信号
42 スイッチ切り替え信号
43 低電位側パワースイッチング素子駆動回路
44 レベルシフト回路
45 高電位側駆動用信号出力端子
46 (高電位側駆動半導体への)入力信号伝達信号
47 入力信号処理回路
48 ゲート抵抗
49、50 (JFET素子を含んだ)パワースイッチング素子
51 (パワースイッチング素子を内蔵した)高電位側駆動半導体
52 (パワースイッチング素子を内蔵した)低電位側駆動半導体
54 定電流変換回路
55 フィルタ回路
56 発振回路
57、58、59、62、63 P型MOS
60、64、65 N型MOS
61 NAND
66、67 抵抗
68 コンデンサ
69 インバータ




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013