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発明の名称 チャージポンプ回路及びこれを搭載した半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−37316(P2007−37316A)
公開日 平成19年2月8日(2007.2.8)
出願番号 特願2005−218285(P2005−218285)
出願日 平成17年7月28日(2005.7.28)
代理人 【識別番号】100097445
【弁理士】
【氏名又は名称】岩橋 文雄
発明者 高橋 貴久 / 長沢 俊伸 / 豊岡 徹至
要約 課題
チャージポンプ回路において、フライング容量、充電容量に繋がる能力の高いMOSトランジスタのゲート制御信号の立ち上がり、立ち下がりが急峻な場合、短時間にフライング容量に充電をするため、チャージポンプ回路にスパイク状の電流が発生する。

解決手段
スパイク状の電流を抑えるために出力駆動バッファ6に出力インピーダンス14を付加することで、駆動MOSトランジスタ3のゲート制御信号va0の立ち上がり、立ち下がりを緩やかにする。更に、駆動MOSトランジスタ3の遮断時にゲート制御信号が変動しないように、駆動MOSトランジスタ3のゲートにスイッチ5を追加し、駆動MOSトランジスタ3がオフするタイミングで、スイッチ5をオンさせる。それにより、ゲート制御信号va0の変動を抑制し、安定供給が実現される。
特許請求の範囲
【請求項1】
第1の容量と、
前記第1の容量に電荷を転送するべく充放電動作を繰り返す第2の容量と、
前記第2の容量を充放電するべく配置されたトランジスタ群と、
前記トランジスタ群のうちのいずれかのトランジスタのゲートに出力が接続された駆動バッファと、
前記駆動バッファの出力と前記トランジスタのゲートとの間に配置されたインピーダンス素子と、
前記トランジスタの遮断時に、前記トランジスタのゲートを強制的に低インピーダンスに切換えるべく構成された切換素子と
を備えることを特徴とするチャージポンプ回路。
【請求項2】
充電容量と、
蓄えられた電荷を前記充電容量に転送するフライング容量と、
前記フライング容量を駆動させる第1、第2、第3及び第4の駆動トランジスタと、
前記駆動トランジスタのうちのいずれかをゲート制御可能で、出力に抵抗素子を有する駆動バッファと、
前記駆動バッファが接続された駆動トランジスタの遮断時に、前記駆動トランジスタのゲートと電源電圧との間を電気的に接続するスイッチと
を備えることを特徴とするチャージポンプ回路。
【請求項3】
第1の容量と、
前記第1の容量に電荷を転送するべく充放電動作を繰り返す第2の容量と、
前記第2の容量を充放電するべく配置されたトランジスタ群と、
前記トランジスタ群のうちのいずれかのトランジスタのゲートに出力が接続された駆動バッファと、
前記駆動バッファの出力と前記トランジスタのゲートとの間に配置されたインピーダンス素子と、
前記トランジスタの遮断時に、前記トランジスタのゲートを強制的に低インピーダンスに切換えるべく構成された切換素子と、を備えるチャージポンプ回路と、
前記チャージポンプ回路と同一基板上で接続され、前記チャージポンプ回路と同一電源電圧で駆動可能な信号処理回路と
を具備することを特徴とする半導体集積回路。
【請求項4】
充電容量と、
蓄えられた電荷を前記充電容量に転送するフライング容量と、
前記フライング容量を駆動させる第1、第2、第3及び第4の駆動トランジスタと、
前記駆動トランジスタのうちのいずれかをゲート制御可能で、出力に抵抗素子を有する駆動バッファと、
前記駆動バッファが接続された駆動トランジスタの遮断時に、前記駆動トランジスタのゲートと電源電圧との間を電気的に接続するスイッチと、を備えるチャージポンプ回路と、
前記チャージポンプ回路と同一基板上で接続され、前記チャージポンプ回路と同一電源電圧で駆動可能な信号処理回路と
を具備することを特徴とする半導体集積回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、電源供給回路、特にチャージポンプ昇降圧回路を用いて、電源電圧と異なる電圧供給を行う電圧供給回路に関するものである。
【背景技術】
【0002】
従来の降圧型チャージポンプ回路についての動作の説明を行う。図4は、従来の降圧型チャージポンプ回路の構成を示す図である。
【0003】
図4において、クロックジェネレータ18からゲート制御信号va40(Lレベル)を駆動PMOSトランジスタ3に、ゲート制御信号va41(Hレベル)を駆動NMOSトランジスタ16に、ゲート制御信号va42(Lレベル)を駆動NMOSトランジスタ4および駆動NMOSトランジスタ17に印加した時、駆動PMOSトランジスタ3、駆動NMOSトランジスタ16がオンし、駆動NMOSトランジスタ4、駆動NMOSトランジスタ17がOFFする。
【0004】
駆動PMOSトランジスタ3のソースにVDD、ドレインにフライング容量1のプラス端子、ゲートにゲート駆動バッファ6の出力が接続されている。また、駆動NMOSトランジスタ16のドレインはフライング容量1のマイナス端子、ソースはGNDに接続され、フライング容量1はVDD-GND間電圧で充電される(以下、この期間を「充電モード」と呼ぶ。)。
【0005】
次に、クロックジェネレータ18からゲート制御信号va40(Hレベル)を駆動PMOSトランジスタ3に、ゲート制御信号va41(Lレベル)を駆動NMOSトランジスタ16に、ゲート制御信号va42(Hレベル)を駆動NMOSトランジスタ4及び駆動NMOSトランジスタ17にそれぞれ印加した時、駆動NMOSトランジスタ4、駆動NMOSトランジスタ17がオンし、駆動PMOSトランジスタ3、駆動NMOSトランジスタ16がOFFする。
【0006】
駆動NMOSトランジスタ4のドレインは、フライング容量1のプラス端子、ソースはGNDに接続されている。また、駆動NMOSトランジスタ17のドレインは、フライング容量1のマイナス端子、ソースは充電容量2のマイナス端子に接続されている。この充電容量2のプラス端子はGNDに接続されている。この時、充電モードで蓄えられたフライング容量1の電荷を充電容量2に電荷を受け渡す(以下、この期間を「放電モード」と呼ぶ。)。
【0007】
これらの充放電の動作を繰り返すことで、負電源VSSが駆動NMOSトランジスタ17のソースと充電容量2のマイナス端子との間で発生する。仮に、フライング容量1と充電容量2が同じ容量のコンデンサを使用した場合、一回目の充放電で‐(1/2)VDD、二回目の充放電で‐(3/4)VDD、三回目の充放電で‐(7/8)VDDとなる。充放電を繰り返すことで、チャージポンプ回路に負荷が無ければ、理想的には‐VDDとなる。
【0008】
図5は、図4のチャージポンプ回路10のクロックジェネレータ18からのクロック波形を示す図である。図5に示すように、クロックジェネレータ18からの制御信号va40,va41及びva42のそれぞれにはデッドタイムを設けている。この期間中、駆動MOSトランジスタ3,4,16及び17を全てオフさせ、チャージポンプ回路10が貫通状態になるのを防止している。
【0009】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献1、2が知られている。
【特許文献1】特開平7−106963号公報
【特許文献2】特開2003−153524号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、図4に示した従来のチャージポンプ回路10には次のような不具合を有していた。
【0011】
すなわち、図4のチャージポンプ回路10では、充電モード時、制御信号va40がLレベル、制御信号va41がHレベル、制御信号va42がLレベルとなる。それにより、フライング容量1がVDD-GND間電圧で充電される。この時、図5に示すように、制御信号va40の立ち下がり及びva41の立ち上がりが鋭いため、フライング容量1が短時間で充電されてしまう。その結果、立ち上がりの鋭いスパイク状の電流i50がフライング容量1に流れ込んでしまうことになる。
【0012】
また、信号処理回路の出力ダイナミックレンジの拡大を目的として、その信号処理回路とチャージポンプ回路を同一基板上に配置する構成を採用する場合がある。このような場合において、チャージポンプ回路から上述したスパイク状の電流が発生すると、信号処理回路の出力信号にスパイク状のノイズ(以下、「スパイクノイズ」と呼ぶ。)として重畳されてしまう。上記の内容は、図4に示すような降圧型チャージポンプ回路だけでなく昇圧型チャージポンプ回路においても同様の問題が生じる。
【0013】
このように、前述した従来のチャージポンプ回路の動作時、スパイク状の電流が発生してしまう。また、同一基板上で信号処理回路などのアナログ回路に付加した場合、チャージポンプ回路にスパイク状の電流が流れることで、電源電圧を変動させ、出力信号にノイズが重畳する恐れがある。
【0014】
本発明は、上記事情に鑑みて成されたものであり、動作時にスパイク状の電流を容易な方法で抑制することができるチャージポンプ回路を提供することを目的とする。
【0015】
本発明の他の目的は、同一基板上の信号処理回路等のアナログ回路に及ぼす影響を低減することを可能とするチャージポンプ回路を備えた半導体集積回路を提供することである。
【課題を解決するための手段】
【0016】
上記目的を達成するために、本発明は、第1の容量と、この第1の容量に電荷を転送するべく充放電動作を繰り返す第2の容量と、この第2の容量を充放電するべく配置されたトランジスタ群と、このトランジスタ群のうちのいずれかのトランジスタのゲートに出力が接続された駆動バッファと、この駆動バッファの出力と駆動バッファが接続されたトランジスタのゲートとの間に配置されたインピーダンス素子と、そのトランジスタの遮断時に、そのトランジスタのゲートを強制的に低インピーダンスに切換えるべく構成された切換素子とを備えるチャージポンプ回路であることを第1の特徴とする。
【0017】
ここで、「第1の容量」は他の回路に接続され、その回路に電圧を供給する容量であり、例えば「充電容量」と呼ばれるものである。「第2の容量」は第1の容量に電荷を転送するために、電源電圧で充電され、第1の容量に対して放電を行うものであり、例えば「フライング容量」と呼ばれるものである。
【0018】
本発明の第1の特徴では、駆動バッファの出力にインピーダンス素子を付加することで、そのバッファに接続されたトランジスタに与えられるゲート制御信号の立ち上がり、立ち下がりを緩やかにすることができる。更に、そのトランジスタのゲートに切換素子を接続し、トランジスタの遮断時において、そのトランジスタのゲートを切換素子でVDDとショートし、ゲート制御信号の変動を抑制する。このような構成により、スパイク電流を抑制することが可能となる。
【0019】
本発明の第1の特徴では、駆動バッファの出力にインピーダンス素子を配置されるが、このインピーダンス素子は例えば抵抗素子を用いればよい。また、切換素子としては、そのトランジスタのゲートと電源電圧との間に接続されたスイッチを用い、その遮断時においてそのスイッチを導通させることで、低インピーダンスとすればよい。
【0020】
本発明の第2の特徴は、第1の特徴のチャージポンプ回路と、このチャージポンプ回路と同一基板上で接続され、チャージポンプ回路と同一電源電圧で駆動可能な信号処理回路とを具備する半導体集積回路であることである。
【0021】
本発明の第2の特徴によれば、同一基板上にアナログ回路等の信号処理回路を設けた場合であっても、その回路に及ぼす影響を低減することが可能となる。
【発明の効果】
【0022】
本発明によれば、動作時にスパイク状の電流を容易な方法で抑制することができるチャージポンプ回路を提供することができる。
【0023】
本発明によれば、同一基板上の信号処理回路等のアナログ回路に及ぼす影響を低減することを可能とするチャージポンプ回路を備えた半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【0024】
(第1の実施の形態)
以下、本発明の第1の実施の形態のチャージポンプ回路について、図1を参照しながら説明する。なお、図4と同一又は類似の部分については同一又は類似の符号が付してある。
【0025】
図1において、本実施の形態のチャージポンプ回路は、充放電されるフライング容量1と、フライング容量1から電荷を受け取る充電容量2と、フライング容量1のプラス端子と電源電圧VDDとの間に接続される駆動PMOSトランジスタ3と、フライング容量1のプラス端子と接地電圧GNDとの間に接続される駆動NMOSトランジスタ4と、トランジスタ3のゲート電圧を保持するためのゲート電圧保持スイッチ5と、トランジスタ3を駆動するゲート駆動バッファ6と、バッファ6とトランジスタ3との間に接続されるゲート抵抗14と、フライング容量1のマイナス端子とGNDとの間に接続される駆動NMOSトランジスタ16と、フライング容量1のマイナス端子と充電容量2のマイナス端子との間に接続される駆動NMOSトランジスタ17と、トランジスタ3,4,5,16及び17のそれぞれのゲート制御信号を生成するクロックジェネレータ18で構成される。
【0026】
本発明の第1の実施形態のチャージポンプ回路100は、図4の従来のチャージポンプ回路10にゲート電圧保持スイッチ5とゲート抵抗14を付加した構成を有する。
【0027】
スイッチ5は、駆動PMOSトランジスタ3のゲートをVDDに短絡するためのスイッチである。スイッチ5は、例えば図1に示すように、PMOSトランジスタで構成され、トランジスタ3のゲートとVDDとの間に接続される。その開閉はゲートに入力される制御信号vcで制御される。制御信号vcは制御信号va2と同一タイミングを有するものである。
【0028】
ゲート抵抗14は、ゲート駆動バッファ6の出力インピーダンスである。ここでは、ゲート駆動バッファ6の出力と駆動PMOSトランジスタ3のゲート間に付加される。
【0029】
次に、上記のゲート電圧保持スイッチ5及びゲート抵抗14の動作について説明する。
【0030】
まず、ゲート抵抗14のみ付加した場合を考える。図2は、図1のチャージポンプ回路100のクロックジェネレータ18からのクロック波形を示す図である。図2に示すように、トランジスタ3のゲート・ドレイン間寄生容量、ゲート・ソース間寄生容量及びゲート抵抗14の時定数により、ゲート制御信号va0の立ち上がり、立ち下がりを緩やかにすることができる。
【0031】
しかし、ゲート抵抗14を付加したことで次のような不具合が生じてしまう。すなわち、チャージポンプ回路が充電モードから放電モードに変わる瞬間に、ゲート制御信号va2はLレベルからHレベルに遷移する。それにより、駆動NMOSトランジスタ4及び17がオンすることになる。この時、ゲート駆動バッファ6、ゲート抵抗14、駆動PMOSトランジスタ3のゲート・ドレイン間寄生容量及び駆動NMOSトランジスタ4を介して、VDDとGND間で電流が発生する。この電流の発生がゲート制御信号va0を降下させ、トランジスタ3をONさせてしまう。その結果、チャージポンプ回路が貫通状態となり、VDDからGND,VSSに流れるスパイク状の電流が発生する。
【0032】
そこで、本実施形態ではさらに、駆動PMOSトランジスタ3が放電モード中にONしないように、そのモード中ゲート制御信号va0をVDDに保持するゲート電圧保持スイッチ5を付加する構成を採用する。スイッチ5は放電モード中にONする必要があることから、その制御信号vcはトランジスタ4及び17を制御するゲート制御信号va2と同一タイミングを有することになる。
【0033】
以上説明したように、本発明の第1の実施形態によれば、ゲート抵抗14とゲート電圧保持スイッチ5を付加することで、駆動PMOSトランジスタ3のゲート制御信号va0の立ち上がり、立ち下がりを緩やかにすることができる。さらに、ゲート電圧保持スイッチ5によりゲート抵抗14を付加したために生じるゲート制御信号va0の電圧降下を防止する。その結果、従来回路で生じていた充電時のスパイク状の電流を抑制することが可能となる。
【0034】
本実施形態では、駆動PMOSトランジスタ3のゲートにゲート電圧保持スイッチ5及びゲート抵抗14を付加した構成について説明したが、本発明はこの構成に限るものではない。トランジスタ4,16及び17のいずれであっても、それらのゲートにゲート電圧保持スイッチ5及びゲート抵抗14と同様のスイッチ及び抵抗を付加することで、それぞれの駆動タイミングにおけるスパイク電流の抑制が可能となる。
【0035】
また、本実施形態では、降圧型チャージポンプ回路で説明を行ったが、昇圧型チャージポンプ回路でも実施可能である。昇圧型チャージポンプ回路を用いた場合でもスパイクノイズのアナログ信号処理回路へ及ぼす悪影響が少ないチャージポンプ回路を実現可能となる。
【0036】
(第2の実施の形態)
以下、本発明の第2の実施形態について、図3を参照しながら説明する。図3は、本実施形態の半導体集積回路の構成を示す図である。
【0037】
図3において、本実施形態の半導体集積回路は、抵抗7と、出力ドライバー回路8と、終端抵抗9と、図1のチャージポンプ回路100と、入力信号源11と、入力容量12とから構成され、チャージポンプ回路内蔵信号処理回路13を実現するものである。
【0038】
本実施形態では、信号処理回路15とチャージポンプ回路100から構成されており、信号処理回路15の電源にVCC及びチャージポンプ回路100の充電容量2のマイナス端子に接続したVSSを用いている。
【0039】
チャージポンプ回路100を内蔵しているため、ダイナミックレンジを約2倍に広げることが可能となる。また、チャージポンプ回路100のスパイクノイズを抑制したことにより、チャージポンプ回路100と信号処理回路15を同一電源電圧で駆動することが可能となり、さらに信号処理回路15へのスパイクノイズの影響を抑制される。
【産業上の利用可能性】
【0040】
本発明は、チャージポンプ回路を使用する半導体集積回路に有用である。
【図面の簡単な説明】
【0041】
【図1】本発明の第1の実施形態のチャージポンプ回路の構成を示す図
【図2】図1のチャージポンプ回路100のクロックジェネレータ18からのクロック波形を示す図
【図3】本発明の第2の実施形態の半導体集積回路の構成を示す図
【図4】従来のチャージポンプ回路の構成を示す図
【図5】図4のチャージポンプ回路10のクロックジェネレータ18からのクロック波形を示す図
【符号の説明】
【0042】
1 フライング容量
2 充電容量
3 駆動PMOSトランジスタ
4,16,17 駆動NMOSトランジスタ
5 ゲート電圧保持スイッチ
6 ゲート駆動バッファ
7 抵抗
8 出力ドライバー回路
9 終端抵抗
10,100 チャージポンプ回路
11 入力信号源
12 入力容量
13 チャージポンプ回路内蔵信号処理回路
14 ゲート抵抗
15 信号処理回路
18 クロックジェネレータ




 

 


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