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発明の名称 出力回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−28897(P2007−28897A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2006−243087(P2006−243087)
出願日 平成18年9月7日(2006.9.7)
代理人 【識別番号】100077931
【弁理士】
【氏名又は名称】前田 弘
発明者 衣川 宏樹 / 石川 好宜
要約 課題
過大電流から出力用MISトランジスタを保護し、電源効率の高い出力回路装置を提供する。

解決手段
出力回路装置は、電源供給部1と、共に電源供給部1に接続された出力用MISトランジスタ6及び常にオン状態の参照用MISトランジスタ18と、参照電圧Vrefを発生させるための電流供給部9と、負荷回路2に電流を供給するための出力端子5と、コンパレータ10と、論理回路17と、出力用MISトランジスタ6のオン・オフを制御するための制御回路14とを備えている。出力用MISトランジスタ6及び参照用MISトランジスタ18のオン抵抗を利用して参照電圧Vrefと出力端子電圧Voutとを比較し、出力電流の大きさを検出する。出力電流が目標値を越えると出力用MISトランジスタ6をオフさせることで出力用MISトランジスタ6を過大電流から保護する。
特許請求の範囲
【請求項1】
外部の負荷回路に電力を供給するための出力ノードと、
第1の電源供給部と、
上記第1の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用MISトランジスタと、
電流供給部と、
上記電流供給部に接続された参照ノードと、
上記第1の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用MISトランジスタと、
入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、
入力部が上記出力用MISトランジスタのゲート電極と上記コンパレータの出力部とに接続され、上記出力用MISトランジスタのオン期間、上記コンパレータの出力信号を出力側に伝達する論理回路と、
上記論理回路の出力部に接続され、少なくとも上記出力ノードの電位が上記参照ノードの電位を下回った際に上記出力用MISトランジスタを所定期間オフにするように上記出力用MISトランジスタのオン・オフを制御するための制御回路とを備え、
上記出力用MISトランジスタと上記参照用MISトランジスタとは共に同一チップ内に集積化されて設けられていることを特徴とする出力回路装置。
【請求項2】
請求項1に記載の出力回路装置において、
上記第1の電源供給部と上記出力用MISトランジスタとの間には、上記出力ノードから出力される出力電流をモニターするための抵抗体が設けられていないことを特徴とする出力回路装置。
【請求項3】
請求項1または2に記載の出力回路装置において、
上記出力用MISトランジスタ及び参照用MISトランジスタはゲート電極を有するPチャネル型MISトランジスタであることを特徴とする出力回路装置。
【請求項4】
請求項1〜3のうちいずれか1つに記載の出力回路装置において、
上記制御回路は、
上記第1の電源供給部からの電源供給により作動する駆動回路と、
上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路と
を有していることを特徴とする出力回路装置。
【請求項5】
請求項4に記載の出力回路装置において、
上記スイッチ回路は、上記出力ノードの電位が上記参照ノードの電位より高い時には、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に印加され、上記出力ノードの電位が上記参照ノードの電位を下回った時には、所定期間上記第1の電源供給部の電圧が上記出力用MISトランジスタのゲート電極に印加されるように切り換えることを特徴とする出力回路装置。
【請求項6】
請求項1または2に記載の出力回路装置において、
上記出力用MISトランジスタ及び参照用MISトランジスタはゲート電極を有するNチャネル型MISトランジスタであり、
上記第1の電源供給部よりも高い電圧を、少なくとも上記参照用MISトランジスタのゲート電極に与えるための第2の電源供給部をさらに備えることを特徴とする出力回路装置。
【請求項7】
請求項6に記載の出力回路装置において、
上記第2の電源供給部は昇圧回路を有していることを特徴とする出力回路装置。
【請求項8】
請求項7に記載の出力回路装置において、
上記昇圧回路はブートストラップ回路またはチャージポンプ回路であることを特徴とする出力回路装置。
【請求項9】
請求項8〜10のうちいずれか1つに記載の出力回路装置おいて、
上記制御回路は、
上記第2の電源供給部からの電源供給により作動する駆動回路と、
上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路と
を有していることを特徴とする出力回路装置。
【請求項10】
請求項9に記載の出力回路装置において、
上記出力ノードの電位が上記参照ノードの電位を下回った際には、上記出力用MISトランジスタのゲート電極に所定期間接地電位が印加されることを特徴とする出力回路装置。
【請求項11】
外部の負荷回路に電力を供給するための出力ノードと、
第1の電源供給部と、
上記第1の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用MISトランジスタと、
電流供給部と、
上記電流供給部に接続された参照ノードと、
上記第1の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用MISトランジスタと、
入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、
上記コンパレータの出力信号の立ち上がりを検出して細いパルスを発生するエッジ検出回路と、
一定周期のトリガパルスを発生するパルス発生器と、
上記トリガパルスによりセット状態になり上記エッジ検出回路のパルスによりリセット状態になり、自身の出力信号で上記出力用MISトランジスタをスイッチング制御するラッチ回路とを備え、
上記出力用MISトランジスタと上記参照用MISトランジスタとは共に同一チップ内に集積化されて設けられていることを特徴とする出力回路装置。
【請求項12】
請求項11に記載の出力回路装置において、
上記ラッチ回路はSR型フリップフロップであることを特徴とする出力回路装置。
【請求項13】
請求項12に記載の出力回路装置において、
上記出力用MISトランジスタ及び参照用MISトランジスタはゲート電極を有するNチャネル型MISトランジスタであり、
上記第1の電源供給部よりも高い電圧を、少なくとも上記参照用MISトランジスタのゲート電極に与えるための第2の電源供給部をさらに備えることを特徴とする出力回路装置。
【請求項14】
請求項13に記載の出力回路装置において、
上記第2の電源供給部は昇圧回路を有していることを特徴とする出力回路装置。
【請求項15】
請求項14に記載の出力回路装置において、
上記昇圧回路はブートストラップ回路またはチャージポンプ回路であることを特徴とする出力回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、出力回路装置に係り、特に、スイッチング電源装置、モータ駆動装置等のコイル負荷を駆動する出力回路装置に関するものである。
【背景技術】
【0002】
近年、ディジタル回路技術の進歩により、電源装置やモータ駆動装置をディジタル制御して装置全体の省電力化が図られるようになっている。この流れの中で、スイッチング電源装置やモータ駆動装置等の出力回路において、負荷回路への電流供給を制御するためにMISトランジスタが使われるようになってきている。
【0003】
これらの出力回路装置においては、通常、負荷回路に供給する電圧を一定値に保つように制御する制御回路を備えている。この制御回路は、出力端子がグラウンドと短絡した場合、電源供給部から出力端子への電流供給量を増やして、出力端子電圧が低下しないように制御するため、出力用MISトランジスタを通じて流す電流が設定値以上の過大な電流になる。このことが、出力用MISトランジスタを破壊する要因となっていた。このような現象は、負荷回路の抵抗値が小さくなった場合(言い換えると過負荷状態)や、電源起動時に出力キャパシタの過大な充電電流が流れる場合にも起きていた。
【0004】
そのため、出力用MISトランジスタの過大電流からの保護を確実にするために、出力電流を制限する機能が出力回路装置に付加されている。出力電流を制限するためには、出力回路からの出力電流を検出する必要があるが、該出力電流の検出方法としては、電流の流れる経路に抵抗を入れて検出する方法が一般的である。
【0005】
このような従来の出力回路装置について、以下に図を用いて説明する。
【0006】
図11は、従来の出力回路装置の構成を示す回路図である。
【0007】
同図に示すように、従来の出力回路装置は、本装置に電圧を供給するための電源供給部101と、外部の負荷回路102に電力を供給するための出力端子105と、電源供給部101と出力端子105との間に順に介設された第1の抵抗107,中間ノード115,及びPチャネル型MISトランジスタである出力用MISトランジスタ106と、一端が接地に接続されて他端が電源供給部101に接続された電流供給部109と、電流供給部109と電源供給部101との間に順に介設された参照ノード116及び基準電圧を発生させるための第2の抵抗108と、入力部が参照ノード116及び中間ノード115に接続されたコンパレータ110と、コンパレータ110の出力部,電源供給部101及び出力用MISトランジスタのゲート電極に接続された制御回路114とを備えている。ここで、出力用MISトランジスタ106は、出力端子105への電力の供給をオンまたはオフに切り替えるためのものである。
【0008】
そして、制御回路114は、コンパレータ110からの出力信号が入力されるタイマー回路111と、駆動回路112と、タイマー回路111の出力信号で制御され、電源供給部101の電圧または駆動回路112の出力信号のどちらか一方を選択して出力用MISトランジスタ106のゲート電極に入力するスイッチ回路113とを有している。
【0009】
また、出力端子105は抵抗やキャパシタ等を有する負荷回路102に接続され、出力端子105と負荷回路102との間にはノード117と電磁エネルギーを発生させるためのコイル103とが順に配置されている。そして、ノード117は入力側が接地に接続されたダイオード104の出力側に接続されている。ここで、負荷回路102は、モータ回路など、種々の回路の総称である。また、負荷回路102,コイル103及びダイオード104は通常出力回路装置の外部に設けられる。
【0010】
従来の出力回路装置では、出力用MISトランジスタ106が導通する際に出力端子から出力する電流をモニターするために第1の抵抗107を設けている。これにより、中間ノード115の電位が参照電圧より下がったときに出力用MISトランジスタをオフにする制御が可能になり、出力用MISトランジスタ106及び負荷回路102に過大電流が流れるのを防いでいる。
【0011】
次に、従来の出力回路装置の動作について概略的に説明する。
【0012】
図11に示すように、出力用MISトランジスタ106がオンの際には、電源供給部101から供給された電圧が、第1の抵抗及び出力用MISトランジスタ106を経て出力端子電圧Voutが出力端子105から出力される。このとき、コイル103には電磁エネルギーが蓄積され、負荷回路102内のキャパシタ(図示せず)には電荷が蓄積される。
【0013】
逆に、出力用MISトランジスタ106がオフの際には、出力端子105からの電圧供給は停止し、コイル103に蓄積されたエネルギーが放出される。具体的には、ダイオード104が導通して回生動作をする一方、コイル103から放出されたエネルギーは、キャパシタを含む負荷回路102で平滑されて直流出力端VDCに直流電圧の形で放出される。
【0014】
なお、出力用MISトランジスタ106のオン・オフの切替えは制御回路114から出力される制御電圧VGによって制御されており、制御電圧がローレベルの場合にオンするようになっている。通常動作時の出力回路装置では、PWM信号の発生回路(図示せず)を有する駆動回路によって出力用MISトランジスタ106のオン・オフが制御されている。
【0015】
また、出力用MISトランジスタ106がオン状態にあるときの出力電流は、中間ノード115の電圧である検出電圧VMの形で検出される。すなわち、第2の抵抗108と電流供給部109から供給する電流とにより参照ノード116の電圧である参照電圧Vrefを発生させ、その参照電圧Vrefと検出電圧VMとをコンパレータ110でレベル比較することにより電流検出を行っている。
【0016】
次に、従来の出力回路装置における電流検出方法について、図11および図12を参照しながら詳しく説明する。
【0017】
図12(a)〜(e)は、従来の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間tとして各部の動作波形を示している。
【0018】
まず、図12(a)は、制御回路114から出力される制御電圧VGの波形を示している。この従来例では、出力用MISトランジスタ106がPチャンネル型MISトランジスタであるため、制御電圧VGがローレベルになる期間は出力用MISトランジスタ106がオンする期間に該当し、制御電圧VGがハイレベルになる期間は出力用MISトランジスタ106がオフする期間に該当している。なお、T0時点では、出力用MISトランジスタ106のゲート電極は、制御回路114中の駆動回路112に接続されている。
【0019】
図12(b)では参照電圧Vrefを一点鎖線で示し、中間ノード115の電圧である検出電圧VMを実線で示している。ここで、参照電圧Vrefは、第2の抵抗108と電流供給部109の電流値とにより決定されるので、ほぼ一定であり、過大電流とする出力電流レベルに対応した値に設定されている。
【0020】
また、検出電圧VMは、出力用MISトランジスタ106がオフのときには第1の抵抗107を流れる電流が無くなるので、電源供給部101の電圧Vccに等しくなる。そして、出力用MISトランジスタ106がオンすると、第1の抵抗107で電圧降下が生じるため、検出電圧VMは電源電圧Vccの電位より低下する。これに加えて、検出電圧VMは、出力電流の大きさに対して依存性があり、出力電流が大きくなると出力電流の大きさにほぼ比例して低下する。
【0021】
図12(c)は、コイル103を流れる電流の波形図である。なお、図12(c)に示す電流波形は、簡単のために出力回路装置が動作した後速やかに目標値に達するようになっているが、実際には電流波形の増加はもう少し緩やかであり、目標値に到達するまでには、出力用MISトランジスタ106のオン・オフの切り替えが複数回行われる。
【0022】
図12(c)に示すように、この従来例では、コイル103が出力用MISトランジスタ106の負荷として働くため、スイッチング動作をし始めたT0時点では、出力用MISトランジスタ106が完全にオンしていても、コイル103の逆起電力の影響でコイル103のインピーダンスが瞬間的に大きくなり、コイル103に流れる電流は速やかには増大しない。そのため、検出電圧VMはほぼ電源電圧Vccに近い電圧からスタートする。そして、時間が経つにつれてコイル103に電磁エネルギーが蓄積されていくと、コイル103のインピーダンスが小さくなっていき、出力電流I が増大して検出電圧VMは徐々に低下する。検出電圧VMの低下に伴い、コイル103を流れる電流は逆に増大する。
【0023】
次に、T1時点に至って出力用MISトランジスタ106がオフすると、検出電圧VMは電源供給部の電圧Vccに等しくなる。この際、出力用MISトランジスタ106のオフ期間(T1からT2までの期間)はダイオード104が導通して回生動作を行い、それまでコイル103に蓄積したエネルギーを放出する。コイル103を流れる電流は、T1時点から連続的に減少していく(図12(c)参照)。
【0024】
続いて、T2時点で出力用MISトランジスタ106が再びオンすると、検出電圧VMは出力用MISトランジスタ106のオフ期間中にコイル103が蓄積エネルギーの全てを放出していなければ、図12(b)に示すように検出電圧VMは電源電圧Vccから下がり出すのでなく、電源供給部の電圧Vccより少し下がった電圧値から下がり出す。そして、再びコイル103に電磁エネルギーが蓄積され、時間の経過と共に検出電圧VMが徐々に低下していく。このように、出力用MISトランジスタ106は制御電圧VGに応じてスイッチング動作する。なお、T3時点からT5時点までの動作については後述する。
【0025】
図12(d)は、コンパレータ110の出力電圧波形を示す図である。同図に示すように、コンパレータ110は、検出電圧VMと参照電圧Vrefとを比較して、VM<Vrefの時にハイレベルを出力し、逆にVM>Vrefの時にローレベルを出力する。
【0026】
図12(e)は、タイマー回路111の出力電圧波形を示す図である。同図に示すように、タイマー回路111はコンパレータ110の出力電圧の立ち上がりエッジに応答して動作し、回路内部に含まれる時定数回路(図示せず)によって一定時間ハイレベルを出力する。
【0027】
次に、電流検出動作によって過大電流の出力を防ぐ、T3からT5までの期間の動作について以下に詳述する。
【0028】
T2時点から制御電圧VGがローレベルの状態が続くと、検出電圧VMが徐々に低下して、やがて参照電圧Vrefよりも低下する。このとき、コイル103を流れる電流は図12(c)に示す目標値を越える。すると、コンパレータ110の出力がハイレベルになり、タイマー回路111が動作してハイレベルを出力する。
【0029】
タイマー回路111は一度ハイになると一定期間ハイレベルを出力するので、T3からT5までの期間中、スイッチ回路113が駆動回路112の出力信号を遮断するとともに出力用MISトランジスタ106のゲート電極に電源供給部101の電位を与えるように切り替える。これにより、出力用MISトランジスタ106の制御電圧VGは強制的にハイレベルにされる。その結果、出力用MISトランジスタ106は、タイマー回路111の動作で決定される所定時間の間オフするため、出力用MISトランジスタ106での電力消費が無くなり、出力用MISトランジスタ106は過大電流から保護される。
【0030】
次いで、出力用MISトランジスタ106がオフになると、検出電圧VMが再び参照電圧を越えるので、コンパレータ110の出力はローレベルに戻る。
【0031】
ここで、タイマー回路111がハイレベルに立ち上がるまでの応答時間、タイマー回路111がハイレベルを出力してからスイッチ回路113がハイレベルに切り替わるまでの応答時間、出力用MISトランジスタ106がオフに切り替わるまでの応答時間がそれぞれ存在するため、コンパレータ110のハイレベル波形は微分パルスの様な波形となる。すなわち、タイマー回路111の立ち上がり応答時間、スイッチ回路113の切り替わり応答時間、および出力用MISトランジスタ106の応答時間を加算した時間によって、コンパレータ110のハイレベル出力のパルス幅が決定される。
【0032】
従来の出力回路装置においては、以上のような動作によって過大電流から出力用MISトランジスタを保護していた。
【発明の開示】
【発明が解決しようとする課題】
【0033】
しかしながら、従来の出力回路装置では、出力用MISトランジスタ106と電源供給部101との間に過大電流検出用の第1の抵抗107を挿入するため、第1の抵抗107による電圧降下が発生して、負荷回路が利用できる電圧範囲が狭くなるという不具合があった。電圧降下の影響は、乾電池等の比較的電圧の低い電源を使用する場合では、特に大きくなる。それ以外の電源を用いる場合でも、第1の抵抗107による電圧降下を見込んで負荷回路の駆動に必要な電圧より高い電源電圧に設定する必要があった。
【0034】
加えて、抵抗ではRI (Rは抵抗値、Iは電流値)分の電力損失が発生するため、従来の出力回路装置では電力消費が大きく、余分な電力が必要であった。
【0035】
また、第1の抵抗107を用いる出力回路の従来構成では、集積化に向かないという不具合もあった。即ち、問題とされる過大電流のレベルが1A前後の電流値であるため、抵抗値が例えば1Ω以下となるような第1の抵抗107が必要になるが、シート抵抗が100Ω/□を越える材料を用いて第1の抵抗107を形成すると第1の抵抗107の面積が大きくなり過ぎて、出力回路装置を集積化するのは困難であった。
【0036】
本発明の目的は、上記不具合の解決を図り、過大電流から出力用MISトランジスタを保護するとともに、電源効率が高い出力回路装置を提供することにある。
【課題を解決するための手段】
【0037】
本発明の第1の出力回路装置は、外部の負荷回路に電力を供給するための出力ノードと、第1の電源供給部と、上記第1の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用MISトランジスタと、電流供給部と、上記電流供給部に接続された参照ノードと、上記第1の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用MISトランジスタと、入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、入力部が上記出力用MISトランジスタのゲート電極と上記コンパレータの出力部とに接続され、上記出力用MISトランジスタのオン期間、上記コンパレータの出力信号を出力側に伝達する論理回路と、上記論理回路の出力部に接続され、少なくとも上記出力ノードの電位が上記参照ノードの電位を下回った際に上記出力用MISトランジスタを所定期間オフにするように上記出力用MISトランジスタのオン・オフを制御するための制御回路とを備え、上記出力用MISトランジスタと上記参照用MISトランジスタとは共に同一チップ内に集積化されて設けられている。
【0038】
これにより、出力ノードの電位と参照ノードの電位を比較することで、出力用MISトランジスタと第1の電源供給部との間に電流検出用の抵抗体を設けなくても出力電流を検出することができ、出力用MISトランジスタに所定値以上の電流が流れることを防ぐことにより、出力用MISトランジスタを過大電流から保護することができる。また、電流検出用の抵抗体を設けないことにより、従来の出力回路装置に比べて抵抗体における電力損失を低減するとともに、本発明の出力回路装置を搭載する機器の省電力化を図ることができる。加えて、形状が大きくなる電流検出用の抵抗体が不要になるため、装置面積の縮小化を図ることができ、出力回路装置全体の集積化も可能になる。
【0039】
上記第1の電源供給部と上記出力用MISトランジスタとの間には、上記出力ノードから出力される出力電流をモニターするための抵抗体が設けられていないことにより、上述したように出力回路装置における電力損失を低減するとともに、装置面積の縮小化を図ることができる。
【0040】
上記出力用MISトランジスタ及び参照用MISトランジスタはゲート電極を有するPチャネル型MISトランジスタであることにより、Nチャネル型MISトランジスタを用いる場合に比べて回路構成を単純にすることができ、装置面積を低減することができる。
【0041】

上記制御回路は、上記第1の電源供給部からの電源供給により作動する駆動回路と、上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路とを有していることにより、上述の出力用MISトランジスタのオン・オフの制御を比較的簡単な構成で実現することができる。
【0042】
上記スイッチ回路は、上記出力ノードの電位が上記参照ノードの電位より高い時には、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に印加され、上記出力ノードの電位が上記参照ノードの電位を下回った時には、所定期間上記第1の電源供給部の電圧が上記出力用MISトランジスタのゲート電極に印加されるように切り換えることにより、出力電流を検知し、出力MISトランジスタに所定値以上の電流が流れるのを防ぐことができる。
【0043】
上記出力用MISトランジスタ及び参照用MISトランジスタはゲート電極を有するNチャネル型MISトランジスタであり、上記第1の電源供給部よりも高い電圧を、少なくとも上記参照用MISトランジスタのゲート電極に与えるための第2の電源供給部をさらに備えることにより、出力用及び参照用のMISトランジスタを完全なオン状態にすることができ、Pチャネル型MISトランジスタと同様にオン抵抗による電流検出を行って、出力電流を所定値で制限することが可能になる。また、Nチャネル型MISトランジスタはPチャネル型MISトランジスタよりも電流駆動力が大きいので、Pチャネル型MISトランジスタを用いる場合に比べて出力回路装置の出力電流を大きくすることができる。
【0044】
上記第2の電源供給部は昇圧回路を有していることにより、例えば第1の電源電圧から供給された電圧を第2の電源供給部で昇圧して参照用MISトランジスタのゲート電極に供給することができるので、第1の電源供給部と同一の電源を用いてNチャネル型MISトランジスタを用いた出力回路装置を実現することができる。
【0045】
上記昇圧回路がブートストラップ回路またはチャージポンプ回路であることにより、第1の電源供給部と同一の電源を用いてNチャネル型MISトランジスタを用いた出力回路装置を容易に実現することができる。
【0046】
上記制御回路は、上記第2の電源供給部からの電源供給により作動する駆動回路と、上記コンパレータの出力信号に応じて、上記駆動回路の出力信号が上記出力用MISトランジスタのゲート電極に入力されるか、遮断されるかを切り換えるためのスイッチ回路とを有していることにより、上述の出力用MISトランジスタのオン・オフの制御を比較的簡単な構成で実現することができる。
【0047】
上記出力ノードの電位が上記参照ノードの電位を下回った際には、上記出力用MISトランジスタのゲート電極に所定期間接地電位が印加されることにより、出力電流を検知し、出力MISトランジスタに所定値以上の電流が流れるのを防ぐことができる。
【0048】
本発明の第2の出力回路装置は、外部の負荷回路に電力を供給するための出力ノードと、第1の電源供給部と、上記第1の電源供給部と上記出力ノードとの間に介設され、上記出力ノードへの上記電力の供給をオンまたはオフするための出力用MISトランジスタと、電流供給部と、上記電流供給部に接続された参照ノードと、上記第1の電源供給部と上記参照ノードとの間に直列接続され、抵抗体として機能するように一定電圧が印加されるゲート電極を有する複数の参照用MISトランジスタと、入力部が上記参照ノードと上記出力ノードに接続されたコンパレータと、上記コンパレータの出力信号の立ち上がりを検出して細いパルスを発生するエッジ検出回路と、一定周期のトリガパルスを発生するパルス発生器と、上記トリガパルスによりセット状態になり上記エッジ検出回路のパルスによりリセット状態になり、自身の出力信号で上記出力用MISトランジスタをスイッチング制御するラッチ回路とを備え、上記出力用MISトランジスタと上記参照用MISトランジスタとは共に同一チップ内に集積化されて設けられていることにより、タイマー回路を用いる場合に比べて飛来ノイズの悪影響を受けにくい出力用MISトランジスタの制御を実現することができる。
【0049】
上記ラッチ回路は、SR型フリップフロップであることにより、飛来ノイズの影響を受けにくい出力用MISトランジスタの制御を簡単な構成により実現することができる。
【0050】
上記参照用MISトランジスタは、互いに直列に接続された複数のMISトランジスタから構成されていることにより、参照用MISトランジスタと出力用トランジスタとのオン抵抗の相対比を参照用MISトランジスタの個数で調節することができるので、直列接続するMISトランジスタの個数に応じて出力電流を検出するレベルを調節することも、バイアス電流を削減することも可能になる。また、オン抵抗の相対比を確保しながら、出力電流を精度良く検出して出力用MISトランジスタに流れる出力電流値を制限することもできる。これにより、出力用MISトランジスタを保護することができる。
【0051】
上記出力用MISトランジスタと上記参照用MISトランジスタとは共に同一チップ内に集積化されて設けられていることにより、装置面積を縮小することができると共に、製造工程を共通にすることで出力用MISトランジスタと参照用MISトランジスタの電気的特性を揃えることができる。そのため、例えば各MISトランジスタのゲート幅を調節することでオン抵抗の相対比を調節することができるようになる。その結果、出力電流の制限値を精度良く微調整することが可能になる。また、例えば出力用MISトランジスタのゲート幅を参照用MISトランジスタのゲート幅よりも大きくすることで、参照用MISトランジスタに流れるバイアス電流を出力電流に比べて小さくすることができるので、一層の省電力化を図ることができる。
【0052】
上記出力用MISトランジスタのゲート幅が上記参照用MISトランジスタのゲート幅よりも大きいことにより、参照用MISトランジスタに流れるバイアス電流を出力電流に比べて小さくすることができるので、一層の省電力化を図ることができる。
【0053】
上記第1の電源供給部よりも高い電圧を上記参照用MISトランジスタのゲート電極に供給するための第2の電源供給部をさらに備えることにより、出力用MISトランジスタ及び参照用MISトランジスタをNチャネル型トランジスタで構成することが可能になり、出力電流の大きい出力回路装置を実現することができる。
【発明の効果】
【0054】
本発明の出力回路装置によれば、出力用MISトランジスタと電源供給部との間に電流検出用の抵抗体を挿入することなく、出力電流を制限することができる。特に、相対比の良い出力用MISトランジスタと参照用MISトランジスタのオン抵抗を調節することにより、出力電流の検出レベルを所望の値に設定することや、バイアス電流の低減による省電力化を図ることができる。また、参照用MISトランジスタの個数を変更することによっても、出力電流の検出レベルを変えたり、バイアス電流を低減したりすることができる。また、サイズの大きい電流検出用の抵抗体を不要にしたので、本実施形態の出力回路装置は1つのチップに集積化することができる。
【発明を実施するための最良の形態】
【0055】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る出力回路装置の構成を示す回路図である。本実施形態は、出力用MISトランジスタ6としてPチャネル型のMISトランジスタを用いた出力回路装置である。同図から分かるように、本実施形態の出力回路装置が従来のものと大きく異なる点は、出力用MISトランジスタ6と電源供給部1との間に抵抗が設けられていない点と、参照電圧を生じさせるための第2の抵抗108の代わりに参照用MISトランジスタ18が設けられている点である。
【0056】
図1に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部1と、電源供給部1に接続され、外部の負荷回路2に電力を供給するための出力端子5と、電源供給部1と出力端子5との間に介設されたPチャネル型MISトランジスタである出力用MISトランジスタ6と、一端が接地に接続されて他端が電源供給部1に接続された電流供給部9と、電流供給部9と電源供給部1との間に順に介設された参照ノード36及びPチャネル型MISトランジスタである参照用MISトランジスタ18と、入力部が参照ノード36及び出力端子5に接続されたコンパレータ10と、入力部の一端がコンパレータ10の出力部に接続された論理回路17と、論理回路17の出力部,電源供給部1及び出力用MISトランジスタ6のゲート電極にそれぞれ接続され、出力用MISトランジスタ6のオン・オフを制御するための制御回路14と、制御回路14と出力用MISトランジスタ6のゲート電極との間に介設された第2のノード37とを備えている。ここで、出力用MISトランジスタ6は、従来の出力回路装置と同様に、出力端子5への電源電圧の供給をオンまたはオフにするためのものである。そして、参照用MISトランジスタ18は、そのゲート電極が接地に接続されて常にオン状態にあり、電流供給部9から供給される一定のバイアス電流と参照用MISトランジスタ18のオン抵抗とによって参照ノード36に生じる電圧(参照電圧Vref)は一定となっている。
【0057】
また、本実施形態において、論理回路17は、入力側が第2のノード37に接続されたインバータ15と、入力部にそれぞれコンパレータ10の出力信号及びインバータ15の出力信号が入力されるAND回路16とを有している。
【0058】
そして、制御回路14は、AND回路16からの出力信号が入力されるタイマー回路11と、電源供給部1からの電源供給により作動する駆動回路12と、タイマー回路11からの信号に応じて、駆動回路12の出力信号が出力用MISトランジスタ6のゲート電極に入力されるか、遮断されるかを切り替えるためのスイッチ回路13とを有している。ここで、タイマー回路11は、AND回路16の出力信号の立ち上がりを検知して一定時間ハイレベルを出力する回路であり、ワンショットマルチバイブレータや、一定周期のクロック信号をカウントして計時動作するディジタル回路などが好ましく用いられる。
【0059】
また、本実施形態の出力回路装置において、出力用MISトランジスタ6と参照用MISトランジスタ18とは同一導電型のMISトランジスタであるので、同一チップ内に集積化することが可能となっている。これにより、出力回路装置全体も同一チップ内に集積化が可能となっている。
【0060】
また、出力端子5は抵抗やキャパシタ等を有する負荷回路2に接続され、出力端子5と負荷回路2との間には負荷回路側ノード38と電磁エネルギーを発生させるためのコイル3とが順に配置されている。そして、負荷回路側ノード38は、入力側が接地に接続されたダイオード4の出力側に接続されている。ここで、負荷回路2とは、モータ回路など、種々の回路の総称であり、キャパシタを有し、電気信号によって駆動される回路のことである。なお、負荷回路2,コイル3及びダイオード4は通常出力回路装置の外部に設けられる。ダイオード4としては、ショットキーダイオードが好ましくよく用いられる。
【0061】
以上で説明したように、本実施形態の出力回路装置においては、出力用MISトランジスタ6と電源供給部1との間に抵抗体が設けられていないので、従来の出力回路装置に比べ余分な電力を消費することがない。加えて抵抗体による電圧降下が起きないため、負荷回路2に供給する電圧の範囲を広げることが可能になる。その上、面積の大きい過大電流検出用の抵抗体を省けるため、半導体チップ内に集積した場合の出力回路装置の面積を大幅に縮小することが可能となる。
【0062】
なお、本実施形態の出力回路装置においては、参照用MISトランジスタ18として出力用MISトランジスタ6と同じ導電型のMISトランジスタを用いているので、共通の製造工程により同一チップ内に集積化されることが可能になっている。また、これにより、素子の種類による特性の違いを無くせる上、製造工程の違いによる素子特性のバラツキを無くすこともできる。このため、出力用MISトランジスタ6と参照用MISトランジスタ18とのオン抵抗の相対比は、電源供給部1の電圧変化や温度変化によってほとんど変化しない。しかも、同じ素子構造を有するMISトランジスタのオン抵抗は、ほぼゲート幅に反比例する。
【0063】
本実施形態において、電流供給部9から供給する電流は、省電力の観点から極力小さくすることが好ましいため、出力用MISトランジスタ6のゲート幅は、参照用MISトランジスタ18のゲート幅よりも大きく、例えば100〜数千倍の大きさとなっている。
【0064】
次に、本実施形態の出力回路装置の動作について説明する。
【0065】
まず、図1に示すように、出力用MISトランジスタ6がオンの際には、電源供給部1から供給された電流が、出力用MISトランジスタ6を経て出力端子5から出力される。ここで、出力端子電圧をVoutとする。このとき、コイル3には電磁エネルギーが蓄積され、負荷回路2内のキャパシタ(図示せず)には電荷が蓄積される。
【0066】
逆に、出力用MISトランジスタ6がオフの際には、出力端子5からの電圧供給は停止し、コイル3に蓄積されたエネルギーが放出される。具体的には、ダイオード4が導通して回生動作をする一方、コイル3から放出されたエネルギーは、キャパシタを含む負荷回路2で平滑されて直流出力端VDCに直流電圧の形で放出される。
【0067】
なお、出力用MISトランジスタ6のオン・オフの切替えは制御回路14から出力される制御電圧VGによって制御されており、制御電圧VGがローレベルの場合にオンするようになっている。通常動作時の出力回路装置では、例えばPWM信号の発生回路(図示せず)を有する駆動回路によって出力用MISトランジスタ6のオン・オフが制御されている。
【0068】
本実施形態の出力回路装置において、出力用MISトランジスタ6がオン状態にあるときの出力電流は、出力端子5の電圧を参照電圧Vrefと比較することで検出される。すなわち、参照用MISトランジスタ18のオン抵抗と電流供給部9から供給される電流とにより参照ノード36に一定の参照電圧Vrefを生じさせ、その参照電圧Vrefと出力端子電圧とをコンパレータ10でレベル比較することにより電流検出を行っている。ここで、出力用MISトランジスタ6がオンの期間には、出力用MISトランジスタ6に流れる出力電流が大きくなると、出力端子電圧が出力電流の大きさに応じて低下するので、出力端子電圧を検出することで、過大電流を検出することができる。なお、出力端子電圧が出力電流の大きさに応じて変化するのは、出力用MISトランジスタのオン抵抗が電流検出用の抵抗として作用しているためである。
【0069】
−電流検出方法−
本実施形態に係る出力回路装置における電流検出方法について、以下、図1および図2を参照しながら詳しく説明する。
【0070】
図2(a)〜(f)は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間tとして示している。
【0071】
まず、図2(a)は制御回路14から出力される出力用MISトランジスタ6の制御電圧VGを示している。本実施形態では、出力用MISトランジスタ6がPチャンネル型MISトランジスタであるため、制御電圧VGがローレベルになる期間は出力用MISトランジスタ6がオンする期間に該当し、制御電圧VGがハイレベルになる期間は出力用MISトランジスタ6がオフする期間に該当している。なお、T0時点では、出力用MISトランジスタ6のゲート電極は、制御回路14中の駆動回路12の出力信号が入力されている。
【0072】
次に、図2(b),(c)はそれぞれ出力端子電圧Voutと参照電圧Vrefの波形を示す図、及びコイル3を流れる電流波形を示す図である。図2(b)において、参照電圧Vrefは一点鎖線で示し、出力端子5の出力端子電圧Voutは実線で示している。ここで、参照電圧Vrefは、上述のように、電源電圧Vccより参照用MISトランジスタ18のオン抵抗分だけ電圧降下した電圧である。そして、出力端子電圧Voutは、出力用MISトランジスタ6がオンした直後では電源電圧Vccに近い電位(ハイレベル)になり、出力用MISトランジスタ6がオフすると接地電位(ローレベル)に近くなる。出力端子電圧Voutがハイレベルの際には、出力用MISトランジスタ6がオンした時のドレイン・ソース間は抵抗とほぼ同じ特性を示し、出力端子電圧の降下は出力電流の増大にほぼ比例している。
【0073】
図2(b),(c)に示すように、本実施形態においては、コイル3が出力用MISトランジスタ6の負荷となっているため、スイッチング動作を開始したT0時点では、出力用MISトランジスタ6が完全にオンしていても、コイル3の逆起電力の影響でコイル3のインピーダンスが瞬間的に大きくなり、出力用MISトランジスタ6のドレイン電流はあまり流れない。つまり、出力電圧Voutはほぼ電源供給部1の電圧Vccに近い電圧からスタートする。そして、時間が経つにつれてコイル3に電磁エネルギーが蓄積されていくと、コイル3のインピーダンスが小さくなっていき、出力端子5から出力する出力電流I が増大して、出力端子電圧Voutは徐々に低下する。
【0074】
次に、T1時点に至って、出力用MISトランジスタ6がオフすると、出力電圧Voutは接地電位に近いローレベルになる。この際、出力用MISトランジスタ6のオフ期間(T1からT2までの期間)はダイオード4が導通して回生動作を行い、それまでコイル3に蓄積したエネルギーを放出する。コイル3を流れる電流は、T1時点から連続的に減少していく。
【0075】
続いて、図2(b)に示すように、T2時点で出力用MISトランジスタ6が再びオンすると、出力電圧Voutはハイレベルに戻るが、出力用MISトランジスタ6のオフ期間中にコイル3が蓄積エネルギーの全てを放出していなければ、出力電圧Voutは電源電圧Vccの電位までは戻らず、電源電圧Vccより少し下がった電位まで戻る。そして、再びコイル3に電磁エネルギーを蓄積する動作が始まり、時間の経過と伴に出力電圧Voutが徐々に低下していく。
【0076】
一方、コイル3にエネルギーが残っているため、コイル3を流れる電流は、T2時点では0mAまで下がらず、出力用MISトランジスタ6がオンした時の電流はそこから次第に増加する。
【0077】
このように、出力用MISトランジスタ6は制御電圧VGに応じてスイッチング動作する。T0時点からT3時点までは制御回路14中の駆動回路12によって出力用MISトランジスタ6は制御されている。なお、T3時点からT5時点までの動作については後述する。
【0078】
図2(d)は、コンパレータ10の出力電圧波形を示す図であり、同図で示すようにコンパレータ10は、出力端子5の出力端子電圧Voutと参照電圧Vrefとを比較して、Vout<Vrefの時にハイレベルを出力し、逆にVout>Vrefの時にローレベルを出力する。
【0079】
図2(e)は、論理回路17の出力電圧波形を示す図である。同図に示すように、論理回路17はインバータ15とAND回路16とから構成され、出力用MISトランジスタ6のオン期間、すなわち制御電圧VGがローレベルの時には、コンパレータ10の出力信号を論理回路17の出力側に伝達する。そして、出力用MISトランジスタ6のオフ期間(T1〜T2の期間またはT4以降の期間)、すなわち制御電圧VGがハイレベルの時には、出力電圧をローレベルにしてコンパレータ10の出力信号が論理回路17の出力側に伝達されないように禁止している。
【0080】
このように、本実施形態においては従来の出力回路装置と異なり、出力用MISトランジスタ6がオフの期間に検出される電圧が0Vに近くなるため、論理回路17は出力用MISトランジスタ6がオン状態のときにのみコンパレータ10の出力信号を出力側に伝達するように構成されている。
【0081】
図2(f)は、タイマー回路11の出力波形を示す図である。同図に示すように、タイマー回路11は論理回路17の出力電圧の立ち上がりエッジに応答して動作し、回路内部に含まれる時定数回路(図示せず)によって一定時間ハイレベルを出力する。なお、ここではタイマー回路がワンショットマルチバイブレータの場合を示すが、タイマー回路11として一定周期のクロック信号をカウントして計時動作するディジタル回路を用いることもできる。
【0082】
次に、電流検出動作によって過大電流の出力を防ぐ、T3からT5までの期間の動作について以下に詳述する。
【0083】
T2時点から制御電圧VGがローレベルの状態が続くと、出力端子電圧Voutが徐々に低下し、やがて参照電圧Vrefよりも低下する。すると、コンパレータ10の出力がハイレベルになる。このT3時点では、論理回路17の禁止機能が働いていないため、論理回路17はコンパレータ10の出力に応じてハイレベルの信号を出力する。すると、タイマー回路11が動作してハイレベルを一定期間出力する。ここで、タイマー回路11がハイレベルを出力するT3からT5までの期間中、スイッチ回路13が切り替わり、出力用MISトランジスタ6の制御電圧VGは、強制的にハイレベルにされる。その結果、出力用MISトランジスタ6がタイマー回路の動作で決定される所定時間の間オフするため、出力用MISトランジスタ6での電力消費が無くなり、コイル3を流れる電流は、目標値をやや越えたところから徐々に低下する。これにより、出力用MISトランジスタ6は過大電流から保護される。
【0084】
次いで、T4時点で出力用MISトランジスタ6がオフになると、出力端子電圧Voutは再び0Vに近くなり、論理回路17の出力はローレベルに戻る。ここで、論理回路17のハイレベル波形は微分パルスに似た波形となり、そのパルス幅は、タイマー回路11の立ち上がり応答時間、スイッチ回路13の切り替わり応答時間、および論理回路17の応答時間を加算した時間によって決定される。
【0085】
このように、本実施形態の出力回路装置においては、出力電流を検出するための抵抗体を設けなくても、出力端子電圧Voutを所定の参照電圧と比較することにより、目標値以上の出力電流が流れないように出力用MISトランジスタ6をオフすることができる。このため、出力用MISトランジスタ6を過大電流から保護するとともに、出力用MISトランジスタ6の発熱を予防する機能を持ち合わせている。
【0086】
次に、コンパレータ10が検出動作するときの出力電圧Voutと参照電圧Vrefとの関係について詳述する。
【0087】
まず、出力用MISトランジスタ6のオン抵抗をRON1 、出力用MISトランジスタ6がオンした時に流れる出力電流をI とすると、出力用MISトランジスタ6がオン状態にある期間の出力端子電圧Voutは次式(1)で表せる。
【0088】
Vout=Vcc−I ×RON1 (1)
また、参照用MISトランジスタ18のオン抵抗をRON18、参照用MISトランジスタ18を流れる電流の値をI とすると、参照電圧Vrefは次式で表せる。
【0089】
Vref=Vcc−I ×RON18 (2)
コンパレータ10で上記2つの電圧VrefとVoutとを比較して、次式(3)が成り立つ時に、コンパレータ10の出力はローレベルであり、この期間は出力用MISトランジスタ6から電流を供給できる。
【0090】
Vref < Vout (3)
このとき、式(1)、(2)、(3)より、次式が成立する。
【0091】
< (RON18/RON1)×I (4)
式(4)から分かるように、出力電流I は参照用MISトランジスタ18を流れる電流の値と、出力用MISトランジスタ6、参照用MISトランジスタ18のオン抵抗比で決まる値になる。
【0092】
MISトランジスタの電気的特性において、MISトランジスタの電流能力はゲート幅(図示せず)に比例して大きくなり、オン抵抗はゲート幅に反比例して小さくなることは周知の事実である。そのため、出力用MISトランジスタ6と参照用MISトランジスタ18のオン抵抗の比は、共通の製造工程(不純物拡散工程など)で用いるマスクの形状やサイズを調節することによって、容易に調節される。従って、電気的特性の相対比を確保するためには、出力用MISトランジスタ6と参照用MISトランジスタ18とをそれぞれ同様の素子構造とした上で、チップ上の隣接した位置に配置し、それらの配置方向を同じにすることが好ましい。このことにより、出力電流の検出精度を高めることが可能になる。
【0093】
以上のように、本実施形態の出力回路装置によれば、電流検出用の抵抗体を用いることなく出力用MISトランジスタ6に目標値以上の電流が流れるのを防ぐことができる。よって、上述のように、消費電力の低減と、電源電圧の利用範囲の拡大とを図ることができる。その上、出力回路装置を集積化することが可能になるので、本出力回路装置を用いた装置全体のサイズを縮小することができる。
【0094】
また、本実施形態の出力回路装置において、出力用MISトランジスタ6及び参照用MISトランジスタ18が共にPチャネル型MISトランジスタであることにより、Nチャネル型トランジスタを用いる場合に比べて回路設計を容易に行なうことができるという利点がある。
【0095】
また、本実施形態の出力回路装置においては、論理回路17はAND回路16とインバータ15から構成されていたが、この構成に限らず、出力用MISトランジスタ6がオンで且つ出力端子電圧Voutが参照電圧Vrefを下回る期間のみ検出信号を出力するような構成であればよい。
【0096】
これと同様に、制御回路14も以上で説明した構成に限らず、少なくとも出力用MISトランジスタ6がオンで且つ出力端子電圧Voutが参照電圧Vrefを下回る期間に出力用MISトランジスタ6をオフさせるように制御することが可能な構成であればよい。
【0097】
なお、本実施形態の制御回路14に用いられるスイッチ回路13は論理回路を組み合わせて設けられることが多いが、単純な機構スイッチであってもよい。
【0098】
なお、以上の説明において、電源供給部1は外部電源に接続された電源供給線または外部電源そのものを指すものとする。
【0099】
(第2の実施形態)
次に、本発明の第2の実施形態に係る出力回路装置として、出力用MISトランジスタと参照用MISトランジスタを共にNチャネル型MISトランジスタで構成した例について説明する。
【0100】
図3は、本実施形態に係る出力回路装置の構成を示す図である。
【0101】
同図に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための主電源供給部41と、主電源供給部41よりも高い電圧を供給するための第2の電源供給部21と、外部の負荷回路2に電力を供給するための出力端子5と、主電源供給部41と出力端子5との間に介設されたNチャネル型MISトランジスタである出力用MISトランジスタ19と、一端が接地に接続されて他端が主電源供給部41に接続された電流供給部9と、電流供給部9と主電源供給部41との間に順に介設された参照ノード36及びNチャネル型MISトランジスタである参照用MISトランジスタ20と、入力部が参照ノード36及び出力端子5に接続されたコンパレータ10と、入力部にコンパレータ10の出力部が接続された論理回路17と、論理回路17の出力部,第2の電源供給部41,接地及び出力用MISトランジスタ19のゲート電極にそれぞれ接続され、出力用MISトランジスタ19のオン・オフを制御するための制御回路14と、制御回路14と出力用MISトランジスタ19のゲート電極との間に介設された第2のノード37とを備えている。ここで、参照用MISトランジスタ20のゲート電極は第2の電源供給部21に接続されて常にオン状態にあり、電流供給部9から供給される一定のバイアス電流と参照用MISトランジスタ20のオン抵抗とによって参照ノード36に生じる電圧(参照電圧Vref)は一定となっている。
【0102】
また、本実施形態において、論理回路17は、入力部にコンパレータ10の出力部及び第2のノード37がそれぞれ接続されたAND回路16を有している。
【0103】
そして、制御回路14は、AND回路16からの出力信号が入力されるタイマー回路11と、第2の電源供給部21に接続された駆動回路12と、タイマー回路11からの信号に応じて、駆動回路12の出力信号が出力用MISトランジスタ19のゲート電極に入力されるか、遮断されるかを切り替えるためのスイッチ回路13とを有している。ここで、タイマー回路11は、AND回路16の出力信号の立ち上がりを検知して一定時間ハイレベルを出力する回路であり、ワンショットマルチバイブレータや、一定周期のクロック信号をカウントして計時動作するディジタル回路などが好ましく用いられる。
【0104】
また、本実施形態の出力回路装置においても、第1の実施形態と同様に、出力用MISトランジスタ19と参照用MISトランジスタ20とは同一チップ内に集積化することが可能となっている。これにより、出力回路装置全体も同一チップ内に集積化が可能となっている。
【0105】
また、出力端子5は抵抗やキャパシタ等を有する負荷回路2に接続され、出力端子5と負荷回路2との間には負荷回路側ノード38と電磁エネルギーを発生させるためのコイル3とが順に配置されている。そして、負荷回路側ノード38は、入力側が接地に接続されたダイオード4の出力側に接続されている。ここで、負荷回路2とは、モータ回路など、種々の回路の総称であり、キャパシタを有し、電気信号によって駆動される回路のことである。なお、負荷回路2,コイル3及びダイオード4は通常出力回路装置の外部に設けられる。
【0106】
本実施形態の出力回路装置が第1の実施形態と異なる点は、出力用MISトランジスタ及び参照用MISトランジスタをNチャネル型MISトランジスタに変更し、主電源供給部41よりも高い電圧を供給する第2の電源供給部21を追加している点である。
【0107】
これに伴い、本実施形態の出力回路装置の構成は、次の点で第1の実施形態の出力回路装置と異なっている。
【0108】
(1)駆動回路12を第2の電源供給部21からの電源供給によって作動させ、駆動回路12の出力電圧のハイレベルを主電源供給部41の電圧より大きな値で出力している点。(2)第1の実施形態ではPチャネル型MISトランジスタでソース接地の増幅器を構成したのに対し、第2の実施形態ではNチャネル型MISトランジスタでソースフォロワ回路を構成している点。(3)参照用MISトランジスタ20を常時オン状態にするために、そのゲート電極を第2の電源供給部21に接続している点。(4)タイマー回路11の動作によって制御電圧VGを接地電位にする点。
【0109】
なお、第2の電源供給部21が必要になるのは、出力用MISトランジスタ19及び参照用MISトランジスタ20のゲート電位を主電源供給部の電圧まで持ち上げただけでは十分なオン状態にならないため、参照用MISトランジスタ20を完全にオン状態にするために、より高い電圧をそのゲート電極に印加する必要があるからである。
【0110】
以上の構成により、本実施形態の出力回路装置における出力用MISトランジスタ19は、制御回路14の出力電圧がハイレベルの期間にオン状態になり、ローレベルの期間にオフ状態になる。この点を除けば、出力用MISトランジスタ19のオン/オフに合わせて、コンパレータ10、タイマー回路11およびスイッチ回路13等の回路は第1の実施形態と同じように動作する。
【0111】
ここで、本実施形態の出力回路装置の動作について簡単に説明する。
【0112】
本実施形態の出力回路装置においても第1の実施形態と同様に、出力用MISトランジスタ6がオン状態にあるときの出力電流は、出力端子5の出力端子電圧Voutを参照電圧Vrefと比較することで検出される。
【0113】
まず、出力端子5から出力される出力端子電圧Voutが参照電圧Vrefを下回る期間には、コンパレータ10からハイレベルの信号が出力される。次に、コンパレータ10からの出力と出力用MISトランジスタ19のゲート電極に印加される制御電圧VGとはAND回路16に入力され、出力用MISトランジスタ19がオン状態で、且つ出力端子5から出力される電流の電圧Voutが参照電圧を下回ったときにのみハイレベルの信号がタイマー回路11から出力される。すると、タイマー回路11が一定期間ハイレベルの信号を出力し、スイッチ回路13は、その期間中出力用MISトランジスタ19のゲート電極を接地電位にする。これにより、出力端子5から出力される電流値は目標値以下に減少していく。
【0114】
このように、本実施形態の出力回路装置によれば、第1の実施形態と同様、設定値を越える電流が出力用MISトランジスタ19に流れるのを防ぐことができる。その上、主電源供給部41と出力用MISトランジスタ19との間に抵抗体を設ける必要がないので、従来の出力回路装置に比べて消費電力を小さくすることができる。また、出力回路装置の同一チップ内への集積化も可能になるので、本実施形態の出力回路装置を組み込んだ機器のサイズの縮小を図ることもできる。また、出力用MISトランジスタ19及び参照用MISトランジスタ20は共に素子構造を同じNチャネル型MISトランジスタとすることで、共通の不純物拡散工程により製造することができ、互いの電気的特性を揃えることができる。これにより、両トランジスタのオン抵抗の相対精度が高められ、出力電流の検出精度を高めることが可能になる。
【0115】
ところで、Nチャネル型MISトランジスタは一般にPチャネル型MISトランジスタよりもオン抵抗を小さくすることが可能であり、且つ電流駆動能力を大きくすることができる。このため、本実施形態の出力回路装置において、出力用MISトランジスタ19及び参照用MISトランジスタ20としてNチャネル型MISトランジスタを用いることにより、Pチャネル型MISトランジスタを用いる場合に比べて、出力電流を大きくすることができる。また、ICの電源電圧が低電圧化される場合にも、本実施形態の出力回路装置を用いることが好ましい。
【0116】
なお、本実施形態において、制御電圧VGがハイレベルの時に参照用MISトランジスタ20及び出力用MISトランジスタ19を十分なオン状態にするには、第2の電源供給部21の出力電圧(ブートストラップ回路の場合はハイレベル電圧)が主電源供給部41の電圧よりも両MISトランジスタの閾値電圧以上大きくなるように設定すればよい。
【0117】
なお、第2の電源供給部21としては、主電源供給部41とは別の直流電源回路を用いても良いし、主電源供給部41からの出力電圧を昇圧するためのチャージポンプ回路を用いてもよい。また、出力端子5に結合されたキャパシタ(図示せず)に直流電圧を保持させて出力電圧の変化に応じて電源供給するようなブーストラップ回路を用いてもよい。
【0118】
図4は、第2の電源供給部としてチャージポンプ回路50を用いた場合の本実施形態の出力回路装置を示す回路図である。
【0119】
同図に示すように、一点鎖線で囲んで示されたチャージポンプ回路50は、キャパシタ51,52及びスイッチ素子53,54,55,56を有しており、クロックパルス発生器57から出力される正パルスφ及びその反転パルスNφによって制御される。
【0120】
まず、正パルスφによってスイッチ素子53,54がオンする一方、反転パルスNφによってスイッチ素子55,56がオフするときには、キャパシタ52が第1の電源供給部1の端子間に接続され、キャパシタ52に電荷が蓄積される。
【0121】
次いで、正パルスφの反転によってスイッチ素子53,54がオフする一方、反転パルスNφの反転によってスイッチ素子55,56がオンするときには、キャパシタ52の低電位側の端子が第1の電源供給部に接続される一方、高電位側の端子がキャパシタ51に接続される。この時、キャパシタ52に蓄積された電荷はキャパシタ51に向けて流れ込み、キャパシタ51の端子間電圧を昇圧する。
【0122】
以上のような回路動作を連続的に繰り返して、第1の電源供給部1の電圧よりも高い電圧をキャパシタ51の端子間に発生させる。なお、図4に示すのは第2の電源供給部21を構成するための具体例の1つであり、これ以外の回路でも同様な出力回路装置は実現可能である。
【0123】
また、図5は、第2の電源供給部としてブートストラップ回路60(破線で示す部分)を用いた場合の本実施形態の出力回路装置を示す回路図である。ここで、ブートストラップ回路とは、出力端子の出力電圧の変動に応じて変動する電源電圧を発生する回路のことである。
【0124】
図5に示すように、この実施形態の出力回路装置におけるブートストラップ回路60は、第1の電源供給部1に接続されたダイオード62と、ダイオード62のカソードと出力端子5との間に接続されたキャパシタ61とを有している。この回路は、以下のように動作する。
【0125】
まず、スイッチング制御により出力用MISトランジスタ19がオフして、出力端子5の電位が接地電位になるとき、ダイオード62を介してキャパシタ61に電流が流れ込み、第1の電源供給部1の電圧とほぼ等しい電圧がキャパシタ61の端子間に充電される。
【0126】
次に、出力用MISトランジスタ19がオンして、出力端子5の電位がハイレベルになるとき、ダイオード62は非導通となり、第1の電源供給部1の電圧よりも高く昇圧された電源電圧が参照用MISトランジスタ20のゲート電極及び駆動回路12に供給される。
【0127】
なお、この例では、出力端子5の電圧レベルに応じて第2の電源供給部21の電源電圧が変動するので、出力MISトランジスタ19及び参照用MISトランジスタ20は、十分オンにする必要がある。この実施形態によれば、出力端子5の電位がハイレベルになるときに、参照用MISトランジスタ20のゲート電極及び駆動回路12に昇圧した電源電圧を供給することができる。また、出力端子5の電位がローレベル(接地電位)となるときには、第2の電源供給部21の電源電圧が第1の電源供給部1の電圧よりも0.7V(順方向ダイオード電圧)低い電位になるが、出力用MISトランジスタ19がオフする期間であるため、過大電流状態または短絡状態の検出動作や、本来の電源回路としての回路動作はなんら支障なく機能する。
【0128】
(第3の実施形態)
本発明の第3の実施形態に係る出力回路装置は、参照電圧を発生させるためのバイアス電流(参照用MISトランジスタに流れる電流)を小さくし、消費電力の低減を図るための構成を有している。
【0129】
図6は、本実施形態に係る出力回路装置の構成を示す図である。同図に示すように、本実施形態の出力回路装置は、第1の実施形態とほぼ同様の構成を有しているが、Pチャネル型MISトランジスタである参照用MISトランジスタ18と参照ノード36との間に共にPチャネル型トランジスタである第2の参照用MISトランジスタ22及び第3の参照用MISトランジスタ23がさらに介設されている点が異なっている。
【0130】
すなわち、図6に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部1と、外部の負荷回路2に電力を供給するための出力端子5と、電源供給部1と出力端子5との間に介設されたPチャネル型MISトランジスタである出力用MISトランジスタ6と、一端が接地に接続されて他端が電源供給部1に接続された電流供給部9と、電流供給部9と電源供給部1との間に順に介設された参照ノード36,第3の参照用MISトランジスタ23,第2の参照用MISトランジスタ22,及び参照用MISトランジスタ18と、入力部が参照ノード36及び出力端子5に接続されたコンパレータ10と、入力部の一端がコンパレータ10の出力部に接続された論理回路17と、論理回路17の出力部,電源供給部1及び出力用MISトランジスタ6のゲート電極にそれぞれ接続され、出力用MISトランジスタ6のオン・オフを制御するための制御回路14と、制御回路14と出力用MISトランジスタ6のゲート電極との間に介設された第2のノード37とを備えている。ここで、参照用MISトランジスタ18,第2の参照用MISトランジスタ22及び第3の参照用MISトランジスタ23のゲート幅並びに素子構成は、第1の実施形態の参照用MISトランジスタと互いに等しいものとする。また、これらのMISトランジスタは、そのゲート電極がそれぞれ接地に接続されることにより、常時オン状態となっている。
【0131】
本実施形態の出力回路装置において、参照用MISトランジスタ18,第2の参照用MISトランジスタ22及び第3の参照用MISトランジスタ23のオン抵抗をそれぞれRON18,RON22,RON23、電流供給部9のバイアス電流I とすると、参照ノードの電圧Vrefは、
Vref=Vcc−I ×(RON18+RON22+RON23) (5)
で表せる。式(5)と、上述の式(1)、(3)より、次式が成立する。
【0132】
< {(RON18+RON22+RON23)/RON1}×I (6)
式(6)で、参照用MISトランジスタ18,第2の参照用MISトランジスタ22及び第3の参照用MISトランジスタ23のオン抵抗は等しいので、
< (3RON18/RON1)×I (7)
よって、本実施形態の出力回路装置において、式(7)より、第1の実施形態と同じ大きさの出力電流I を検知するために、1/3のバイアス電流で出力電流を検知することができ、回路動作に必要な消費電流を少なくできることが分かる。また、式(5)から分かるように、バイアス電流を固定して参照電圧Vrefを調節することもできる。
【0133】
なお、ここでは参照用MISトランジスタを3個用いた例を示したが、必要に応じて使用するMISトランジスタの個数は自由に変えることができる。つまり、本実施形態の出力回路装置によれば、使用するMISトランジスタの個数の比で出力電流を検出するレベルを設定することも、バイアス電流を削減することも可能である。また、オン抵抗の相対比を確保しながら、出力電流を精度良く検出して出力用MISトランジスタに流れる出力電流値を制限することもできる。これにより、出力用MISトランジスタを保護することができる。
【0134】
なお、本実施形態の出力回路装置において、参照用MISトランジスタの個数をさらに増やすことにより、参照電圧Vrefを変化させない場合にはバイアス電流を低減してさらなる省電力化を図ることができ、バイアス電流を変化させない場合には、参照電圧Vrefの値を下げ、検出する出力電流の目標値を大きくすることができる。
【0135】
また、本実施形態において、出力電流、バイアス電流、参照電圧を変化させない場合、トランジスタのオン抵抗の相対比の精度を上げることができる。例えば、第1の実施形態において、出力用MISトランジスタと参照用MISトランジスタのオン抵抗の比を1:300にしたい場合、出力用MISトランジスタのゲート幅は参照用MISトランジスタのゲート幅の300倍に設定する。しかしながら、ゲート幅が大きく異なる場合、同じサイズのトランジスタの場合に比べて電気的特性を揃えることが難しい。そこで、本実施形態のように、参照用MISトランジスタを3個にすることで、出力用MISトランジスタとそれぞれの参照用MISトランジスタとのゲート幅の比を1:100とすることができ、よりトランジスタの電気的特性を揃えることができるようになる。これにより、より精度良く出力電流値の制限を行なうことが可能となる。
【0136】
なお、本実施形態の出力回路装置においては、互いに等しいゲート幅を有する参照用MISトランジスタを複数個設けたが、必要に応じてゲート幅の異なるMISトランジスタを複数個設けてもよい。
【0137】
(第4の実施形態)
本発明の第4の実施形態に係る出力回路装置は、第3の実施形態の出力回路装置における出力用MISトランジスタ及び参照用MISトランジスタをNチャネル型MISトランジスタで構成したものであり、第2の実施形態の出力回路装置の参照用MISトランジスタを3個に増やしたものである。
【0138】
図7は、本実施形態に係る出力回路装置の構成を示す図である。同図において、図1,3と同じ構成要素は同じ符号を付与している。
【0139】
図7に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための主電源供給部41と、主電源供給部41よりも高い電圧を供給するための第2の電源供給部21と、外部の負荷回路2に電力を供給するための出力端子5と、主電源供給部41と出力端子5との間に介設されたNチャネル型MISトランジスタである出力用MISトランジスタ19と、一端が接地に接続されて他端が主電源供給部41に接続された電流供給部9と、電流供給部9と主電源供給部41との間に順に介設された参照ノード36,Nチャネル型MISトランジスタである第3の参照用MISトランジスタ25,第2の参照用MISトランジスタ24及び参照用MISトランジスタ20と、入力部が参照ノード36及び出力端子5に接続されたコンパレータ10と、入力部にコンパレータ10の出力部が接続された論理回路17と、論理回路17の出力部,第2の電源供給部41,接地及び出力用MISトランジスタ19のゲート電極にそれぞれ接続され、出力用MISトランジスタ19のオン・オフを制御するための制御回路14と、制御回路14と出力用MISトランジスタ19のゲート電極との間に介設された第2のノード37とを備えている。ここで、第3の参照用MISトランジスタ25,第2の参照用MISトランジスタ24及び参照用MISトランジスタ20は、それぞれのゲート電極が第2の電源供給部21に接続されることにより常時オン状態になっている。また、これら参照用MISトランジスタ20,24,25のゲート幅並びに素子構成は、第2の実施形態の参照用MISトランジスタ20と互いに等しいものとする。
【0140】
このように、出力用MISトランジスタ19及び参照用MISトランジスタ20,24,25としてNチャネル型MISトランジスタを用いた場合でも、出力電流I ,参照電圧Vref及び各参照用MISトランジスタのオン抵抗を第2の実施形態と同じとすると、バイアス電流I を低減することができ、消費電力を小さくすることができる。
【0141】
また、出力電流I ,バイアス電流I 及び各参照用MISトランスタのオン抵抗を第2の実施形態と同じとした場合には、参照電圧を下げ、検出する出力電流の目標値を大きくすることができる。
【0142】
さらに、本実施形態において、出力電流I,バイアス電流I,参照電圧Vrefを変化させない場合、MISトランジスタのオン抵抗の相対比の精度を上げることができ、より精度良く出力電流値を検出することが可能となる。
【0143】
また、本実施形態の出力回路装置では、出力用MISトランジスタ19及び参照用MISトランジスタ20,24,25としてNチャネル型トランジスタを用いているので、第3の実施形態に比べて、負荷回路を低電圧で駆動する出力回路装置に好ましく用いることができる。また、電流検出する出力電流のレベルをより大きくすることができる。
【0144】
なお、本実施形態の出力回路装置においても、参照用MISトランジスタの数は3個に限らなくてもよい。また、必要に応じてゲート幅の異なるトランジスタを参照用MISトランジスタとして用いてもよい。
【0145】
(第5の実施形態)
本発明の第5の実施形態に係る出力回路装置として、制御回路にラッチ回路としてのセット・リセット機能を有するフリップフロップ(以下、SR型FFと称する)を用いた例について説明する。
【0146】
図8は、本実施形態に係る出力回路装置の構成を示す図である。
【0147】
同図に示すように、本実施形態の出力回路装置は、本装置に電圧を供給するための電源供給部1と、外部の負荷回路2に電力を供給するための出力端子5と、電源供給部1と出力端子5との間に介設されたPチャネル型MISトランジスタである出力用MISトランジスタ6と、一端が接地に接続されて他端が電源供給部1に接続された電流供給部9と、電流供給部9と電源供給部1との間に順に介設された参照ノード36及びPチャネル型MISトランジスタである参照用MISトランジスタ18と、入力部が参照ノード36及び出力端子5に接続されたコンパレータ10と、入力部の一端がコンパレータ10の出力信号の立ち上がりを検出するエッジ検出回路29と、一定周期のトリガパルスを発生するパルス発生器30と、リセット入力部にエッジ検出回路29からの信号が入力され、セット入力部にパルス発生器30からのトリガパルスが入力されるSR型FF31とを備えている。また、出力用MISトランジスタ6は、SR型FF31の反転出力部NQから出力される制御信号VGによりオン・オフが制御されている。そして、参照用MISトランジスタ18のゲート電極は接地に接続されて常にオン状態にあり、参照ノード36にかかる参照電圧Vrefは一定となっている。
【0148】
また、本実施形態において、エッジ検出回路29は、入力部がコンパレータ10に接続されたインバータ26と、インバータ26の出力信号を一定時間遅延させてから出力する遅延回路27と、入力部がコンパレータ10の出力部及び遅延回路27の出力に接続されたAND回路28とを有している。そして、AND回路28の出力がSR型FF31のリセット入力部に入力される。
【0149】
一方、出力端子5は、抵抗やキャパシタ等を有する負荷回路2に接続され、出力端子5と負荷回路2との間には負荷回路側ノード38と電磁エネルギーを発生させるためのコイル3とが順に配置されている。そして、負荷回路側ノード38は、入力側が接地に接続されたダイオード4の出力側に接続されている。ここで、負荷回路2とは、モータ回路など、種々の回路の総称であり、電気信号によって駆動する回路のことである。なお、負荷回路2,コイル3及びダイオード4は通常出力回路装置の外部に設けられる。
【0150】
本実施形態の出力回路装置における動作の概略は以下のとおりである。
【0151】
まず、パルス発生器30は一定周期の細いトリガパルスを発生して、SR型FF31をセットする。SR型FF31にトリガパルスが入力されると、反転出力部NQは低い電圧(ローレベル)になり、出力用MISトランジスタ6をオン状態にさせる。
【0152】
次いで、出力用MISトランジスタ6がオン状態になると、出力端子5に接続したコイル3と負荷2とにより出力電流が徐々に増加する。出力電流が増加すると、出力端子電圧Voutは、出力用MISトランジスタ6のソース・ドレイン間の電圧降下が大きくなるために参照用MISトランジスタ18のドレイン電圧Vrefより低くなる。
【0153】
次に、Vout<Vrefになるとコンパレータ10の出力はローレベルからハイレベルに切り替わる。この際に、エッジ検出回路29は、コンパレータ10からの出力信号の立ち上がりを検出し、立ち上りのタイミングとほぼ同時に細いパルスをSR型FF31のリセット入力部に入力する。このパルスによりSR型FF31の出力(制御電圧)VGはハイレベルになり、出力用MISトランジスタ6はオフする。
【0154】
次に、本出力回路装置における電流検出方法について、以下、図8および図10を参照しながら詳しく説明する。
【0155】
図10(a)〜(e)は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図であり、横軸を時間tとして示している。
【0156】
まず、図10(a)はパルス発生器30から出力される信号を示している。パルス発生器30からの信号がハイレベルの期間に、SR型FF31の出力はセットされ、反転出力部NQはローレベルとなる。
【0157】
図10(b)は、出力端子電圧Voutと参照電圧Vrefの波形を示す図である。同図中、参照電圧Vrefを一点鎖線で示し、出力端子電圧Voutを実線で示している。ここで、参照電圧Vrefは、参照用MISトランジスタ18のオン抵抗と電流供給部9からの定電流とで生じる電圧降下の分だけ電源電圧Vccから低くなった電圧である。一方、出力端子電圧Voutは、出力用MISトランジスタ6がオン状態になると電源電圧Vccに近い値(ハイレベル)を示し、出力用MISトランジスタ6がオフすると接地電位に近い値(ローレベル)を示す。また、出力用MISトランジスタ6がオン状態のときの出力端子電圧Voutは、出力電流の大きさに対して依存性があり、出力電流が大きくなると出力電流の大きさにほぼ比例して低下する傾向を示す。つまり、出力用MISトランジスタ6がオンした時のドレイン・ソース間は抵抗とほぼ同じ特性を示す。
【0158】
また、図10(c)は、コイル3を流れる電流波形を示す図である。
【0159】
同図に示すように、本実施形態においてはコイル3が出力用MISトランジスタ6の負荷となっているため、スイッチング動作を開始したT0時点では、出力用MISトランジスタ6が完全にオン状態にあっても、コイル3の逆起電力の影響でコイル3のインピーダンスが瞬間的に大きくなり、出力用MISトランジスタ6のドレイン電流はあまり流れない。そのため、出力用MISトランジスタ6がオンになった直後には、出力端子電圧Voutはほぼ電源電圧Vccに等しくなる。そして、時間が経つにつれてコイル3に電磁エネルギーが蓄積されていくと、コイル3のインピーダンスが小さくなっていき、出力電流I が増大するので出力端子電圧Voutは徐々に低下する。このとき、コイル3を流れる電流は直線的に増加していく。
【0160】
次に、図10(d)はコンパレータ10の出力波形を示す図であり、図10(e)はエッジ検出回路29の出力波形を示す図である。エッジ検出回路29に入力された信号は二手に分けられ、一方は直接AND回路28に入力され、他方はインバータ26で反転された後、遅延回路27により一定時間遅延されてからAND回路に入力される。これにより、図10(d),(e)に示すように、エッジ検出回路29は、コンパレータ10からの出力の立ち上がりに合わせてパルス信号を出力し、遅延回路で遅らせた時間がその信号のパルス幅となっている。
【0161】
次に、具体的な出力電流の検出動作を以下に示す。
【0162】
まず、図10(a)、(b)に示すように、T0の時点で、パルス発生器30の出力がハイレベルになると、SR型FF31がセットされて、SR型FF31の出力はローレベルになる。すると、出力用MISトランジスタ6がオン状態となり、出力端子電圧Voutは電源電圧Vccに近いハイレベルになる。このとき、Vout>Vrefであるのでコンパレータ10の出力はローレベルになる。エッジ検出回路29は立下りエッジには反応しないので、エッジ検出回路29の出力はローレベルのままである。
【0163】
次に、図10(c)に示すように、T1の時点でパルス発生器30の出力がハイレベルからローレベルに変ってもSR型FFの出力は変化しないので、出力用MISトランジスタ6はオン状態のままであり、出力電流が増加しつづけるため出力端子電圧Voutは下がりつづける。
【0164】
続いて、図10(d)に示すように、T2の時点で出力端子電圧Voutが参照電圧Vrefより低くなると、コンパレータ10の出力はローレベルからハイレベルに切換わる。そして、図10(e)に示すように、コンパレータ10の出力がローレベルからハイレベルになると、エッジ検出回路29は遅延回路27で遅らせた時間分だけの幅で出力がハイレベルになる。
【0165】
次いで、エッジ検出回路29のハイレベルの出力がSR型FF31のリセット入力部に入力されると、セット状態にあったSR型FF31はリセットされて、反転出力部NQはハイレベルになり、出力用MISトランジスタ6はオフ状態になる。これにより、出力端子電圧Voutはローレベルになる。そして、出力用MISトランジスタ6がオフ状態となるT3からT4までの期間中、ダイオード4が導通して回生動作を行い、それまでコイル3に蓄積したエネルギーを放出する。
【0166】
次に、T4時点でパルス発生器30から再びハイレベルの信号が出力されて、SR型FF31をセットすると、出力用MISトランジスタ6がオン状態となり、T0からT3と同じ動作が再び繰り返される。
【0167】
以上のような動作により、本実施形態の出力回路装置においては、出力用MISトランジスタ6に制限電流以上の電流が流れないように制御されている。
【0168】
本実施形態の出力回路装置における各部の動作は、上述したように出力用MISトランジスタ6の制御をSR型FF31で行う点を除けば、出力用MISトランジスタ6のオン抵抗を利用して電流検出を行って電流制限する点で第1〜第4の実施例と同じである。
【0169】
本実施形態の出力回路装置が第1〜第4の実施形態の出力回路装置よりも優れている点は、外部のコイルなどから飛来してくるノイズの影響を受けにくい点である。タイマー回路に飛来ノイズが入った場合、即座に誤動作してハイレベルの信号を出力する可能性がある。これに対し、SR型FF31の入力部に飛来ノイズが入っても誤動作してハイレベルを出力する確率はタイマー回路よりも低い。このため、本実施形態の出力回路装置は、タイマー回路を有する出力回路に比べて信頼性が高くなっている。
【0170】
また、本実施形態の出力回路装置は、第1〜4の実施形態に係る出力回路装置と同様に同一チップ内に集積化することができる。これにより、出力回路装置を有する機器のサイズの縮小化も図ることができる。
【0171】
なお、本実施形態の出力回路装置の出力用MISトランジスタ6及び参照用MISトランジスタ18にはPチャネル型トランジスタが用いられたが、これに代えてNチャネル型トランジスタを用いてもよい。
【0172】
図9は、Nチャネル型MISトランジスタを用いる場合の本実施形態の出力回路装置の構成を示す図である。同図に示すように、出力用MISトランジスタ6及び参照用MISトランジスタ18をNチャネル型MISトランジスタで構成した場合には、第2の実施形態のように、主電源供給部に加えて主電源供給部よりも高い電圧を供給可能な第2の電源供給部21を設けると共に、SR型FFの出力部(Q)からの出力を出力用MISトランジスタ6のゲート電極に印加すればよい。
【0173】
また、本実施形態の出力回路装置において、参照用MISトランジスタ18は1つであるが、第3の実施形態のように、複数の参照用MISトランジスタを互いに直列に設けてもよい。これにより、消費電力の低減を図ることができる。加えて、出力用MISトランジスタと参照用MISトランジスタの電気的特性を揃えることができるので、両トランジスタの相対比を取ることで出力電流の制限を精度良く実現することが可能になる。
【0174】
また、本実施形態の出力回路装置では、出力用MISトランジスタ6のオン・オフを制御するためのラッチ回路としてSR型フリップフロップを用いたが、これに限らず、D型フリップフロップによりラッチ回路を構成してもよいし、J−K型フリップフロップによりラッチ回路を構成してもよい。
【図面の簡単な説明】
【0175】
【図1】本発明の第1の実施形態に係る出力回路装置の構成を示す回路図である。
【図2】(a)〜(f)は、本実施形態の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。
【図3】本発明の第2の実施形態に係る出力回路装置の構成を示す回路図である。
【図4】第2の電源供給部にチャージポンプ回路を用いた場合の第2の実施形態に係る出力回路装置の構成を示す回路図である。
【図5】第2の電源供給部にブートストラップ回路を用いた場合の第2の実施形態に係る出力回路装置の構成を示す回路図である。
【図6】本発明の第3の実施形態に係る出力回路装置の構成を示す回路図である。
【図7】本発明の第4の実施形態に係る出力回路装置の構成を示す回路図である。
【図8】本発明の第5の実施形態に係る出力回路装置の構成を示す回路図である。
【図9】第5の実施形態に係る出力回路装置において、Nチャネル型MISトランジスタを用いた場合の構成を示す回路図である。
【図10】(a)〜(e)は、第5の実施形態に係る出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。
【図11】従来の出力回路装置の構成を示す回路図である。
【図12】(a)〜(e)は、従来の出力回路装置における各部の電圧または電流波形のタイミングチャートを示す図である。
【符号の説明】
【0176】
1 電源供給部
2 負荷回路
3 コイル
4,62 ダイオード
5 出力端子
6,19 出力用MISトランジスタ
9 電流供給部
10 コンパレータ
11 タイマー回路
12 駆動回路
13 スイッチ回路
14 制御回路
15,26 インバータ
16,28 AND回路
17 論理回路
18,20 参照用MISトランジスタ
21 第2の電源供給部
22,24 第2の参照用MISトランジスタ
23,25 第3の参照用MISトランジスタ
27 遅延回路
29 エッジ検出回路
30 パルス発生器
31 SR型FF
36 参照ノード
37 第2のノード
38 負荷回路側ノード
41 第2の電源供給部
50 チャージポンプ回路
51,52,61 キャパシタ
53,54,55,56 スイッチ素子
57 クロックパルス発生器
60 ブートストラップ回路
VG 制御電圧
Vref 参照電圧
Vout 出力端子電圧
VDC 直流出力電圧




 

 


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