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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5655(P2007−5655A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185687(P2005−185687)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100092152
【弁理士】
【氏名又は名称】服部 毅巖
発明者 野見山 貴弘
要約 課題
チップサイズを小さくし、グランド配線の配線抵抗を減少させる。

解決手段
外部接続用の端子を備えた半導体装置において、対向する両縁部の一方の縁部10aの一部に集中して入力端子11、電源端子12、及び、グランド端子13を配置する。一方の縁部10aの両端付近、及び、両縁部の他方の縁部10bに出力端子14xを配置する。他方の縁部10bから中央グランド配線17を取り出してグランド端子13に接続する。このようにすると、入力端子11に接続された素子が集中して配置されるので、素子間に無駄な隙間が発生しない。また、グランド電位がグランド配線によっても供給される。
特許請求の範囲
【請求項1】
外部接続用の端子を備えた半導体装置において、
対向する両縁部の一方の縁部の一部に集中して入力端子、電源端子、及び、グランド端子が配置され、前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部に出力端子が配置され、前記他方の縁部からグランド配線が取り出されて前記グランド端子に接続されることを特徴とする半導体装置。
【請求項2】
前記グランド配線の下部に、前記出力端子に接続される素子が配置されることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記グランド配線の下部以外に、前記出力端子に接続される素子が配置されることを特徴とする請求項1記載の半導体装置。
【請求項4】
前記一方の縁部の中央付近に集中して前記入力端子、前記電源端子、及び、前記グランド端子が配置されることを特徴とする請求項1記載の半導体装置。
【請求項5】
前記他方の縁部の中央付近から前記グランド配線が取り出されて前記グランド端子に接続されることを特徴とする請求項1記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、外部接続用の端子を備えた半導体装置に関する。
【背景技術】
【0002】
現在、ブラウン管を用いたディスプレイに代わり、液晶ディスプレイ(Liquid Crystal Display、LCD)や大画面化が容易なプラズマディスプレイ(Plasma Display Panel、PDP)が注目されている。
【0003】
このプラズマディスプレイにおいて、PDPモジュール内部のPDPアドレスドライバICの各出力端子に、高耐圧用回路、及び、その高耐圧用回路を制御するロジック回路が配置されている。また、このPDPアドレスドライバICの各入力端子に、増幅回路が配置されている。これらの回路が動作することで、プラズマディスプレイの各画素のアドレスが指定されている。
【0004】
このPDPモジュールの製造コストを低下させるため、1つのPDPアドレスドライバICの出力端子数は増加し、PDPモジュール内部の部品数は減少している。具体的には、出力端子数は96個から192個へ、そして、256個へ増加している。また、PDPモジュールの製造コストを低下させるため、PDPアドレスドライバICをCOF(Chip On Flexible Film)からTCP(Tape Career Package)に対して実装するように切り替わりが進んでいる。
【0005】
各入力端子をPDPアドレスドライバICの一方の縁部に1列に配置し、各出力端子をPDPアドレスドライバICの他方の縁部に1列に配置する技術が提案されている(以下、1列タイプと略す)。図7は、1列タイプのPDPアドレスドライバICを示す図である。
【0006】
1列タイプは、全ての入力端子31が一方の縁部に1列に配置され、全ての出力部34が他方の縁部に1列に配置されている。また、1列タイプは、電源配線の両端の2箇所の電源端子32から電源電位が供給され、グランド配線の両端と中央付近との3箇所のグランド端子33からグランド電位が供給されている。
【0007】
この1列タイプでは、TCPに対して実装する場合、PDPアドレスドライバICの長手方向と平行方向にTCPの各端子が配置されるので、TCPの巻き取り方向の長さが短くなり、PDPモジュールの製造コストが低下する。さらに、この1列タイプでは、PDPアドレスドライバICの出力端子数が増加して素子と素子とを接続する配線の引き回しが長くなった場合でも、グランド配線に対して3箇所のグランド端子33を配置しているので、そのグランド配線の配線抵抗が上昇しにくくなっている。よって、その配線抵抗分グランド電位が上昇しにくくなり、PDPアドレスドライバICの誤作動が発生しにくくなっている。
【0008】
また、各出力端子をPDPアドレスドライバICの一方の縁部と他方の縁部とに2列に配置する技術が提案されている(以下、2列タイプと略す)。図8は、2列タイプのPDPアドレスドライバICを示す図である。
【0009】
2列タイプは、全ての入力端子41がPDPアドレスドライバICの短手方向の一端に集中して配置され、出力部44の出力端子44xが一方の縁部と他方の縁部とに2列に配置されている。また、2列タイプは、電源配線の両端の2箇所の電源端子42から電源電位が供給され、グランド配線の両端の2箇所のグランド端子43からグランド電位が供給されている。
【0010】
この2列タイプでは、各入力端子41に接続される各増幅回路が集中して配置されるので、入力端子41近傍の各増幅回路間に隙間が生じない。よって、チップサイズが小さくなるので、PDPモジュール、及び、PDPアドレスドライバICの製造コストが低下する(非特許文献1参照)。このタイプの応用として各出力端子44xを3列とした3列タイプのPDPアドレスドライバICも存在する(非特許文献2参照)。
【非特許文献1】多田元、川村一裕、斉藤俊、”PDPアドレスドライバIC技術”富士時報、Vol.76、No.3、2003、P172〜P174
【非特許文献2】重田善弘、多田元、”カラープラズマディスプレイドライバIC”富士時報、Vol.69、No.8、1996、P426〜P428
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかし、この1列タイプでは、出力端子34x近傍にその出力端子34xに接続される高耐圧用回路(電源端子32およびグランド端子33の下部)が配置され、入力端子31近傍にその入力端子31に接続される増幅回路が配置され、約70Vで動作する高耐圧用回路は増幅回路よりもはるかに大きいので、入力端子31近傍の各増幅回路間に隙間が生じてしまう。よって、チップサイズが大きくなるので、PDPモジュール、及び、PDPアドレスドライバICの製造コストが向上してしまう。
【0012】
また、非特許文献1、2によって開示された2列タイプおよび3列タイプでは、TCPに対して実装する場合、PDPアドレスドライバICの長手方向と垂直方向にTCPの各端子が配置されるので、TCPの巻き取り方向の長さが長くなり、PDPモジュールの製造コストが向上してしまう。さらに、この2列タイプおよび3列タイプでは、PDPアドレスドライバICの出力端子数が増加して素子と素子とを接続する配線の引き回しが長くなった場合、グランド配線に対して2箇所のグランド端子43のみ配置しているので、そのグランド配線の配線抵抗が上昇しやすくなってしまう。よって、その配線抵抗分グランド電位が上昇しやすくなり、PDPアドレスドライバICの誤作動が発生しやすくなってしまう。
【0013】
本発明は、このような点に鑑みてなされたものであり、チップサイズが小さくてグランド配線の配線抵抗を減少させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明では、上記課題を解決するために、図1に例示するように、外部接続用の端子を備えた半導体装置において、対向する両縁部の一方の縁部の一部に集中して入力端子、電源端子、及び、グランド端子が配置され、前記一方の縁部の両端付近、及び、前記両縁部の他方の縁部に出力端子が配置され、前記他方の縁部からグランド配線が取り出されて前記グランド端子に接続されることを特徴とする半導体装置が提供される。
【0015】
このような半導体装置によると、入力端子に接続された素子が集中して配置されるので、素子間に無駄な隙間が発生しない。また、グランド電位がグランド配線によっても供給される。
【発明の効果】
【0016】
本発明では、一方の縁部の一部に集中して入力端子、電源端子、及び、グランド端子を配置し、他方の縁部からグランド配線を取り出してグランド端子に接続するようにする。
このようにすると、入力端子に接続された素子が集中して配置されるので、素子間に無駄な隙間が発生しない。よって、チップサイズを小さくできる。また、グランド電位がグランド配線によっても供給されるので、グランド配線の配線抵抗を減少させることができる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。本発明の実施の形態は、PDPモジュール内部におけるTCPに実装したPDPアドレスドライバICに適用したものである。
【0018】
まず、PDPアドレスドライバICについて説明する。図1は、PDPアドレスドライバICを示す模式的平面図であり、図2は、出力部の配置を示す図である。
PDPアドレスドライバIC10は、長手方向において、対向する一方の縁部10a、及び、他方の縁部10bを有している。このPDPアドレスドライバIC10の一方の縁部10aの中央付近に、入力端子11、電源端子12、及び、グランド端子13が配置されている。電源端子12は周囲電源配線18に接続され、グランド端子13は周囲グランド配線16、及び、他方の縁部10bの中央付近から取り出された中央グランド配線17に接続されている。また、出力部14は、PDPアドレスドライバIC10の一方の縁部10aの両端付近、及び、他方の縁部10bに配置されている。図2に示すように、出力部14は、出力端子14x、高耐圧用回路14yおよびロジック回路14zから構成され、PDPアドレスドライバIC10の縁部から内部に向かって順に配置されている。また、高耐圧用回路14yの上部に周囲電源配線18、及び、周囲グランド配線16が引き回され、ロジック回路14zの上部にロジック電源配線18a、18b(図1では省略)、ロジックグランド配線16a、16b(図1では省略)、及び、信号配線(図示せず)が引き回されている。これらの入力端子11、及び、出力端子14xには、それぞれ増幅回路15、及び、高耐圧用回路14yを介したロジック回路14zが接続されている。また、周囲電源配線18、周囲グランド配線16、ロジック電源配線18a、18bおよびロジックグランド配線16a、16bは、同時に形成される金属層がパターニングによって成形され、同一層となっている。中央グランド配線17を引き出す箇所には出力部14を形成せず、下層配線19(図1では省略)を形成し、ロジック電源配線18a、18bおよびロジックグランド配線16a、16bとがそれぞれ接続されている。
【0019】
このPDPアドレスドライバIC10において、プラズマディスプレイの各画素のアドレスが指定される。具体的には、周囲電源配線18を介した電源端子12、周囲グランド配線16を介したグランド端子13、及び、中央グランド配線17を介したグランド端子13から、それぞれ高耐圧用回路に対して電源電位、及び、グランド電位が供給される。また、入力端子11から、高耐圧用でない回路に対して電源電位、及び、グランド電位が供給される。これらの電源電位、及び、グランド電位を用い、増幅回路15により、入力端子11を介して受け付けられた入力信号が増幅される。その増幅された入力信号に対して所定の処理が実行され、アドレス信号としての出力信号が、信号配線(図示せず)を介してロジック回路14zに入力され、ロジック回路14zによって制御された高耐圧用回路14yにより、出力端子14xを介して送出される。
【0020】
次に、PDPアドレスドライバIC10のチップサイズの見積り例について説明する。図3は、チップサイズの見積り例を示す図である。
ここで、中央グランド配線17の下部に、高耐圧用回路、及び、ロジック回路が配置されない範囲が140μmとなっている。また、入力端子11、電源端子12、及び、グランド端子13が合計で34個必要とされ、出力端子14xが合計で256個必要とされている。また、各端子の配置間隔が70μmとなっている。
【0021】
各端子の配置は、端子数、各端子の配置間隔、PDPアドレスドライバIC10内部の信号の流れに応じ、最も効率的に実行される。特に、一方の縁部10aと他方の縁部10bとの長さが近くなるように各端子を配置すると、PDPアドレスドライバIC10のチップサイズを小さくできる。
【0022】
PDPアドレスドライバIC10の一方の縁部10aにおいて、第1のエリア10aaは、出力端子が合計で56個あるので、3920(56×70)μmである。第2のエリア10abは、入力端子11、電源端子12、及び、グランド端子13が合計で34個あるので、2380(34×70)μmである。第3のエリア10acは、出力端子が合計で56個あるので、3920(56×70)μmである。これらの第1のエリア10aa、第2のエリア10ab、及び、第3のエリア10acの長さは、合計で10220μmである。
【0023】
PDPアドレスドライバIC10の他方の縁部10bにおいて、第4のエリア10baは、出力端子が合計で72個あるので、5040(72×70)μmである。第5のエリア10bbは、140μmである。第6のエリア10bcは、出力端子が合計で72個あるので、5040(72×70)μmである。これらの第4のエリア10ba、第5のエリア10bb、及び、第6のエリア10bcの長さは、合計で10220μmである。
【0024】
このように一方の縁部10aと他方の縁部10bとの長さが等しいので、チップサイズを小さくできる。一方の縁部10aと他方の縁部10bとの長さが等しくならない場合でも、PDPアドレスドライバIC10の仕様に応じ、可能な限り一方の縁部10aと他方の縁部10bとの長さを近くなるように各端子を配置すると、PDPアドレスドライバIC10のチップサイズを小さくできる。
【0025】
次に、PDPアドレスドライバIC10の高耐圧用回路14yについて説明する。図4は、1ビット分の出力部の回路図である。
高耐圧用回路14yは、トランジスタTr1、Tr2、Tr3、Tr4、Tr5、Tr6、インバータInv、及び、配線抵抗Rを有している。
【0026】
ここで、トランジスタTr1、Tr2は、それぞれ入力された信号を、互いに反転させながら保持する。トランジスタTr3、Tr4は、インバータInvを介したロジック回路14zから、それぞれ互いに反転した信号を入力される。トランジスタTr5、Tr6は、高耐圧用回路14yの出力段である。配線抵抗Rは、周囲グランド配線16の抵抗である。
【0027】
この高耐圧用回路14yにおいて、高耐圧用回路14yから出力された出力信号のサステイン期間に、PDPアドレスドライバIC10の誤作動を防止するため、その出力信号は一定の電位に保たれる。例えば、トランジスタTr6をONして高電圧用グランド電位が出力端子14xに出力され、その出力信号はほぼ0Vに保たれる。図8で示した従来の2列タイプのPDPアドレスドライバICでは、出力信号のサステイン期間に、サージ電流が高耐圧用回路14yに流れ込んだ場合、出力信号の電位が配線抵抗に起因して上昇し、誤作動(誤発光)を生じてしまうことがあったが、本実施の形態では、グランド電位が中央グランド配線17によっても供給されているので、この出力信号はほぼ0Vに保たれる。この出力信号の電位はサージ電流と配線抵抗Rとに応じて上昇しているが、グランド電位が中央グランド配線17によっても供給されて配線抵抗Rが小さくなった分、この出力信号の電位は上昇していない。よって、PDPアドレスドライバIC10は誤作動しにくくなっている。
【0028】
また、周囲電源配線18、周囲グランド配線16、ロジック電源配線18a、18bおよびロジックグランド配線16a、16bは、同時に形成される金属層がパターニングによって成形されるため、これらの配線を多層化して周囲電源配線16の幅を広く形成し配線抵抗を下げて誤作動を抑制する場合に比べ、製造プロセスが簡単であり製造コストを低くできる。
【0029】
次に、TCPに対して実装した場合について説明する。図5は、TCPに対する実装を示す図である。
PDPアドレスドライバIC10が割れることを防止するため、PDPアドレスドライバIC10の長手方向とTCP20の巻き取り方向とは垂直になっている。PDPアドレスドライバIC10の長手方向と平行にTCP20の各端子が配置されている。具体的には、TCP20の一方の縁部に入力端子11、電源端子12、及び、グランド端子13に対応する各端子が配置され、TCP20の他方の縁部に出力端子14xに対応する各端子が配置されている。
【0030】
このようにすると、入力端子11に接続された増幅回路15が集中して配置されるので、増幅回路15間に無駄な隙間が発生しない。よって、チップサイズを小さくでき、PDPアドレスドライバIC10、及び、PDPモジュールの製造コストを低下させることができる。
【0031】
また、グランド電位が中央グランド配線17によっても供給されることになり、グランド電位が3箇所のグランド端子13から供給されるので、TCP20に対して実装する場合、周囲グランド配線16、及び、中央グランド配線17の配線抵抗Rを減少させることができる。よって、PDPアドレスドライバIC10、及び、PDPモジュールが誤作動しにくくなる。
【0032】
また、グランド電位が中央グランド配線17によっても供給され、一方の縁部10aに3箇所のグランド端子13を配置するので、TCP20に対して実装する場合、単層配線により、周囲グランド配線16の中央付近に対してグランド電位を供給できる。よって、PDPモジュールの製造プロセスを単純化できるので、PDPモジュールの製造コストを低下させることができる。
【0033】
また、PDPアドレスドライバIC10の長手方向と平行にTCP20の各端子が配置されるので、TCP20の巻き取り方向の長さを短くすることができる。よって、PDPモジュールの製造コストを低下させることができる。
【0034】
なお、中央グランド配線17の下部に、出力部14が配置されるようにしてもよい。図6は、他のPDPアドレスドライバICを示す模式的平面図を示す図である。
ここで、周囲グランド配線16、及び、中央グランド配線17の引き回し方法を工夫することで、中央グランド配線17の下部に、出力部14a、14bを配置できる。例えば、高耐圧用回路14y、及び、ロジック回路14zがそもそも有している様々な配線を避けるように周囲グランド配線16、及び、中央グランド配線17を引き回すことで、中央グランド配線17の下部に、出力部14を配置できる。
【図面の簡単な説明】
【0035】
【図1】PDPアドレスドライバICを示す模式的平面図である。
【図2】出力部の配置を示す図である。
【図3】チップサイズの見積り例を示す図である。
【図4】1ビット分の出力部の回路図である。
【図5】TCPに対する実装を示す図である。
【図6】他のPDPアドレスドライバICを示す図である。
【図7】1列タイプのPDPアドレスドライバICを示す図である。
【図8】2列タイプのPDPアドレスドライバICを示す図である。
【符号の説明】
【0036】
10 PDPアドレスドライバIC
10a 一方の縁部
10b 他方の縁部
11 入力端子
12 電源端子
13 グランド端子
14 出力部
15 増幅回路
16 周囲グランド配線
17 中央グランド配線
18 周囲電源配線




 

 


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