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発明の名称 電子素子内蔵印刷回路基板及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−165888(P2007−165888A)
公開日 平成19年6月28日(2007.6.28)
出願番号 特願2006−332078(P2006−332078)
出願日 平成18年12月8日(2006.12.8)
代理人 【識別番号】100104156
【弁理士】
【氏名又は名称】龍華 明裕
発明者 リー、ドー−ホワン / ミン、ビョン ヨル / カン、ミュン−サム / キム、ムーン−イル / キム、ヒュン−タエ
要約 課題
既存のコア基板の厚さ以下でも剛性を維持することができ、放熱特性が向上されて内蔵される電子部品の数を増加させ得る電子部品内蔵印刷回路基板及びその製造方法を提供する。

解決手段
電子素子内蔵印刷回路基板及びその製造方法が開示される。電子素子内蔵印刷回路基板は、コアシートと、コアシートの一面に実装される第1電子素子と、コアシートの他面に実装されて第1電子素子とオーバーラップされる第2電子素子と、コアシートの一面に第1電子素子をカバーしながら積層される第1絶縁層と、コアシートの他面に第2電子素子をカバーしながら積層される第2絶縁層と、第1絶縁層または第2絶縁層の表面に形成される回路パターンとを含む。
特許請求の範囲
【請求項1】
コアシートと、
前記コアシートの一面に実装される第1電子素子と、
前記コアシートの他面に実装されて、前記第1電子素子とオーバーラップされる第2電子素子と、
前記コアシートの一面に前記第1電子素子をカバーしながら積層される第1絶縁層と、
前記コアシートの他面に前記第2電子素子をカバーしながら積層される第2絶縁層と、
前記第1絶縁層または前記第2絶縁層の表面に形成される回路パターンと、を含む電子素子内蔵印刷回路基板。
【請求項2】
前記コアシートは、メタル基板である請求項1に記載の電子素子内蔵印刷回路基板。
【請求項3】
前記メタル基板は、アルミニウム(Al)または銅(Cu)またはステンレススチール(SS)を含む請求項2に記載の電子素子内蔵印刷回路基板。
【請求項4】
前記コアシートは、銅箔積層板(CCL)である請求項1に記載の電子素子内蔵印刷回路基板。
【請求項5】
前記第1電子素子と前記第2電子素子はその大きさ及び形態が同一である請求項1に記載の電子素子内蔵印刷回路基板。
【請求項6】
前記第1電子素子と前記第2電子素子は、前記コアシートを基準として互いに対称されるように実装される請求項1に記載の電子素子内蔵印刷回路基板。
【請求項7】
前記第1電子素子または前記第2電子素子は、チップ接着剤(Chip Adhesives)を介在して前記コアシートに実装される請求項1に記載の電子素子内蔵印刷回路基板。
【請求項8】
前記第1絶縁層または前記第2絶縁層は、プリプレグ(PPG)、RCC(rubber coated copper)、ABF(Ajinomoto Build-up Film)の中の一つ以上を含む請求項1に記載の電子素子内蔵印刷回路基板。
【請求項9】
前記第1絶縁層、前記第2絶縁層及び前記コアシートを貫くIVH(interstitial via hole)をさらに含むが、前記コアシートには前記IVHが貫通されるように前記IVHより大きい断面を有するコアホールが形成される請求項1に記載の電子素子内蔵印刷回路基板。
【請求項10】
前記IVHの内周面には、金属層が形成され、前記金属層は前記回路パターンと電気的に繋がれる請求項9に記載の電子素子内蔵印刷回路基板。
【請求項11】
(a)コアシートの一面に第1電子素子を実装する段階と、
(b)前記コアシートの一面に前記第1電子素子をカバーしながら第1絶縁層を積層する段階と、
(c)前記コアシートの他面に前記第1電子素子とオーバーラップされるように第2電子素子を実装する段階と、
(d)前記コアシートの他面に前記第2電子素子をカバーしながら第2絶縁層を積層する段階と、
(e)前記第1絶縁層または前記第2絶縁層の表面に回路パターンを形成する段階と、を含む電子素子内蔵印刷回路基板の製造方法。
【請求項12】
(a)コアシートの一面に第1電子素子を実装し、前記コアシートの他面に前記第1電子素子とオーバーラップされるように第2電子素子を実装する段階と、
(b)前記コアシートの一面に前記第1電子素子をカバーしながら第1絶縁層を積層し、前記コアシートの他面に前記第2電子素子をカバーしながら第2絶縁層を積層する段階と、
(c)前記第1絶縁層または前記第2絶縁層の表面に回路パターンを形成する段階を含む電子素子内蔵印刷回路基板の製造方法。
【請求項13】
前記段階(b)と前記段階(c)の間に、前記コアシートの他面の向き方向が前記コアシートの一面の向き方向に転換されるように前記コアシートをフリップ(flip)する段階をさらに含む請求項11に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項14】
前記コアシートはメタル基板である請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項15】
前記メタル基板は、アルミニウム(Al)または銅(Cu)またはステンレススチール(SS)を含む請求項14に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項16】
前記コアシートは、銅箔積層板(CCL)である請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項17】
前記第1電子素子と前記第2電子素子は、大きさ及び形態が同一である請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項18】
前記第1電子素子と前記第2電子素子は、前記コアシートを基準として互いに対称されるように実装される請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項19】
前記第1電子素子または前記第2電子素子は、チップ接着剤(Chip Adhesives)を介在して前記コアシートに実装される請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項20】
前記第1絶縁層または前記第2絶縁層は、プリプレグ(PPG)またはABFであり、前記回路パターンは、前記第1絶縁層または前記第2絶縁層の表面に銅箔層を積層して形成される請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項21】
前記第1絶縁層及び前記第2絶縁層はRCCである請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項22】
前記段階(d)の以前に、前記コアシートの一部を穿孔してコアホールを形成する段階をさらに含み、前記段階(d)の以後に前記第1絶縁層、前記第2絶縁層及び前記コアシートを貫くIVHを形成する段階をさらに含む請求項11に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項23】
前記段階(b)の以前に、前記コアシートの一部を穿孔してコアホールを形成する段階をさらに含み、前記段階(b)の以後に前記第1絶縁層、前記第2絶縁層及び前記コアシートを貫くIVHを形成する段階をさらに含む請求項12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項24】
前記コアホールは、前記IVHが貫通されるように前記IVHより大きい断面を有する請求項22または23に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項25】
前記IVHの内周面には金属層が形成され、前記金属層は前記回路パターンと電気的に繋がれる請求項24に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項26】
前記段階(d)の以後に前記第1電子素子の電極の位置に対応して前記第1絶縁層に第1のBVH(Blind via hole)を形成し、前記第2電子素子の電極の位置に対応して前記第2絶縁層に第2のBVHを形成する段階をさらに含む請求項11に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項27】
前記段階(b)の以後に前記第1電子素子の電極の位置に対応して前記第1絶縁層に第1のBVH(Blind via hole)を形成し、前記第2電子素子の電極の位置に対応して前記第2絶縁層に第2のBVHを形成する段階をさらに含む請求項12に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項28】
前記第1のBVH及び前記第2のBVHの表面にメッキ層が形成される請求項26または27に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項29】
前記回路パターンに絶縁層及び銅箔層をさらに積層し、前記銅箔層に外層回路を形成することをさらに含む請求項11または12に記載の電子素子内蔵印刷回路基板の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、印刷回路基板に関するもので、より詳細には、電子素子内蔵印刷回路基板及びその製造方法に関する。
【背景技術】
【0002】
最近、次世代多機能性、小型パッケージ技術の一環として電子素子内蔵印刷回路基板の開発が注目になっている。電子素子内蔵印刷回路基板は、このような多機能性、小型化の長所とさらに高機能化という側面もある程度含んでいるが、これは100MHz以上の高周波にて配線距離を最小化するだけではなく、場合により、FC(flip chip assembly)やBGA(ball grid array)でのワイヤボンディング(wire bonding)またはソルダボール(Solder ball)を用いた部品の連結における信頼性の問題を改善する方便も提供するからである。
【0003】
しかし、従来の電子素子内蔵印刷回路基板は、高密度ICのような電子素子の内蔵による熱放出問題や薄膜分離(delamination)などの問題が収率を牛耳る可能性が高く、基板の製造費用を上昇させる諸般の工程上の問題点がある。よって、電子素子内蔵印刷回路基板の薄型化に応ずる反り現象を最小化するための剛性付与及び熱放出性向上のための技術が要請される。
【0004】
また、現在までの電子素子内蔵工法は、コア基板の一面にだけ、またはビルドアップレイヤ(Build-up layer)の一面にだけ電子素子が内蔵される構造であり、熱応力環境下で反り現象に弱い構造である非対称性構造であって、これにより内蔵される電子素子の個数を増加させるのに根本的な限界を有していた。
【0005】
図1は、従来技術による電子素子内蔵印刷回路基板を示す断面図である。
【0006】
電子素子内蔵印刷回路基板に関する従来技術としては、第一に、図1に示したように、電子素子の内蔵のためにテープ及びモールディングコンパウンドを活用する方法を挙げ得る。上記の発明は、絶縁性基板をエッチングした後、液状エポキシ資材を活用して部品を内蔵することで、内蔵されるICなど電子素子の熱膨脹係数と弾性係数が基板と異なるので発生する熱的、機械的衝撃を最小化するためのものであるが、基板自体の剛性と熱放出性は変わりがなく、非対称性構造という点に問題がある。
【0007】
第二に、高集積のためにコア基板を中心として両面にコンデンサを集積した発明を挙げ得るが、これは、高集積のみを考慮したものであって、内蔵基板の熱放出性は考慮されなく、対称構造を形成することで曲げ剛性を補った発明ではないという限界がある。
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、既存のコア基板の厚さ以下でも剛性を維持することができ、放熱特性が向上されて内蔵される電子部品の数を増加させ得る電子部品内蔵印刷回路基板及びその製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一実施形態によれば、コアシートと、コアシートの一面に実装される第1電子素子と、コアシートの他面に実装されて、第1電子素子とオーバーラップされる第2電子素子と、コアシートの一面に第1電子素子をカバーしながら積層される第1絶縁層と、コアシートの他面に第2電子素子をカバーしながら積層される第2絶縁層と、第1絶縁層または第2絶縁層の表面に形成される回路パターンを含む電子素子内蔵印刷回路基板が提供される。
【0010】
コアシートは、メタル基板が好ましく、メタル基板は、アルミニウム(Al)または銅(Cu)またはステンレススチール(SS)を含むことができる。コアシートは銅箔積層板(CCL)であることが好ましい。
【0011】
第1電子素子と第2電子素子は、その大きさ及び形態が同一であることが好ましい。第1電子素子と第2電子素子は、コアシートを基準として互いに対称されるように実装されることが好ましい。第1電子素子または第2電子素子は、チップ接着剤(Chip Adhesives)を介在してコアシートに実装されることが好ましい。
【0012】
第1絶縁層または第2絶縁層は、プリプレグ(PPG)、RCC(resin coated copper)、ABF(Ajinomoto Build-up Film)の中の一つ以上を含むことができる。
【0013】
第1絶縁層、第2絶縁層及びコアシートを貫くIVH(interstitial via hole)をさらに含むが、コアシートにはIVHが貫通されるようにIVHより大きい断面を有するコアホールが形成されることが好ましい。IVHの内周面には金属層が形成され、金属層は回路パターンと電気的に繋がれることが好ましい。
【0014】
また、(a)コアシートの一面に第1電子素子を実装する段階と、(b)コアシートの一面に第1電子素子をカバーしながら第1絶縁層を積層する段階と、(c)コアシートの他面に第1電子素子とオーバーラップされるように第2電子素子を実装する段階と、(d)コアシートの他面に第2電子素子をカバーしながら第2絶縁層を積層する段階と、(e)第1絶縁層または第2絶縁層の表面に回路パターンを形成する段階とを含む電子素子内蔵印刷回路基板の製造方法が提供される。
【0015】
段階(b)と段階(c)の間に、コアシートの他面の向き方向がコアシートの一面の向き方向に転換されるようにコアシートをフリップ(flip)する段階をさらに含むことができる。
【0016】
段階(d)の以前にコアシートの一部を穿孔してコアホールを形成する段階をさらに含み、段階(d)の以後に第1絶縁層、第2絶縁層及びコアシートを貫くIVHを形成する段階をさらに含むことができる。
【0017】
段階(d)の以後に第1電子素子の電極の位置に対応して第1絶縁層に第1のBVH(Blind via hole)を形成し、第2電子素子の電極の位置に対応して第2絶縁層に第2のBVHを形成する段階をさらに含むことができる。
【0018】
また、(a)コアシートの一面に第1電子素子を実装し、コアシートの他面に第1電子素子とオーバーラップされるように第2電子素子を実装する段階と、(b)コアシートの一面に第1電子素子をカバーしながら第1絶縁層を積層し、コアシートの他面に第2電子素子をカバーしながら第2絶縁層を積層する段階と、(c)第1絶縁層または第2絶縁層の表面に回路パターンを形成する段階とを含む電子素子内蔵印刷回路基板の製造方法が提供される。
【0019】
段階(b)の以前にコアシートの一部を穿孔してコアホールを形成する段階をさらに含み、段階(b)の以後に第1絶縁層、第2絶縁層及びコアシートを貫くIVHを形成する段階をさらに含むことができる。
【0020】
段階(b)の以後に第1電子素子の電極の位置に対応して第1絶縁層に第1のBVH(Blind via hole)を形成し、第2電子素子の電極の位置に対応して第2絶縁層に第2のBVHを形成する段階をさらに含むことができる。
【0021】
コアシートは、メタル基板であり、メタル基板は、アルミニウム(Al)または銅(Cu)またはステンレススチール(SS)を含むことができる。コアシートは銅箔積層板(CCL)であることが好ましい。
【0022】
第1電子素子と第2電子素子は、その大きさ及び形態が同一であることが好ましい。第1電子素子と第2電子素子は、コアシートを基準として互いに対称されるように実装されることが好ましい。第1電子素子または第2電子素子はチップ接着剤(Chip Adhesives)を介在してコアシートに実装されることが好ましい。
【0023】
第1絶縁層または第2絶縁層は、プリプレグ(PPG)またはABFであり、回路パターンは、第1絶縁層または第2絶縁層の表面に銅箔層を積層して形成され得る。第1絶縁層及び第2絶縁層はRCCであることが好ましい。
【0024】
コアホールは、IVHが貫通されるようにIVHより大きい断面を有することが好ましい。IVHの内周面には金属層が形成され、金属層は回路パターンと電気的に繋がれることが好ましい。
【0025】
第1のBVH及び第2のBVHの表面にメッキ層が形成され得る。回路パターンに絶縁層及び銅箔層をさらに積層して、銅箔層に外層回路を形成することをさらに含むことができる。
【発明の効果】
【0026】
本発明によれば、同時に複数個の電子素子を内蔵することにより電子素子内蔵基板の集積度が向上されるし、メタル基板であるコアシートの両面に対称に電子素子を内蔵することにより熱放出性が向上されるし、熱応力環境下で曲げ剛性が増加するなど機械的剛性が向上される。
【0027】
また、電子素子を内蔵する過程中でキャビティ(Cavity)を形成する工程が省略されるので工程が短縮されるし、従来のキャビティが形成される部分にも回路パターンを設計することができるので配線密度向上に寄与する。
【0028】
また、コアシートの両面に実装される二つの電子素子に対するそれぞれのBVH工程とメッキなどの工程を一つの工程で処理することができて工程効率が改善されるし費用が節減される。
【発明を実施するための最良の形態】
【0029】
以下、本発明による電子素子内蔵印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、図面符号にかかわらず同一である構成要素は同一な参照符号を付与してこれに対する重複される説明は略する。
【0030】
図2は、本発明の好ましい第1実施例による電子素子内蔵印刷回路基板を示す断面図である。図2を参照すると、コア基板1、コアシート10、コアホール12、第1電子素子20、第2電子素子30、チップ接着剤(Chip Adhesives)22及び32、第1絶縁層40、IVH42、第2絶縁層50、回路パターン60、BVH62、外層回路70が示されている。
【0031】
本発明は、既存の電子素子内蔵印刷回路基板製造工程で使用されなかった資材を新しく取り入れる煩わしさを最小化にし、従来と同一な厚さまたはより薄ら厚さでも機械的剛性を維持することができ、放熱特性の効率が向上されるように多数の電子素子をコアシート10を中心として対称性を維持しながら内蔵するコア基板1の構造をその特徴とする。
【0032】
本発明によるコア基板1の構造は、アルミニウム(Al)、銅(Cu)、ステンレススチール(SS)などのメタルシートまたは薄型銅箔積層板(CCL)のようなコアシート10に、IVH42と絶縁され得るようにホールを形成し、チップ(Chip) 形態の能動素子や受動素子などの電子素子をコアシート10に実装した後、RCCなどの資材を積層し、コアシート10の反対側にまた電子素子を実装してRCCなどを積層して総三つのメタル層を有するコア基板1の構造である。
【0033】
これにより、コア基板1の熱伝導性が改善されるだけではなく、コアシート10を中心として対称型構造になるように電子素子を実装することで、熱応力環境下で反り現象を最小化することができるし、薄型基板の構造的剛性の向上などを期待することができる。
【0034】
しかし、本発明による電子素子の対称型構造は、数学的意味での同一な電子素子を厳密に対称となるように実装することだけの意味ではなく、従来コア基板の構造よりは対称性を有するということを意味することで、コアシート10の両面に実装される二つの電子素子の大きさが必ずしも同一であることに限定されることではないし、互いにオーバーラップされて構造的に剛性を発揮することができる範囲まで含むことは当業者にとって自明なことである。
【0035】
本発明の好ましい第1実施例による印刷回路基板は、コアシート10と、コアシート10の両面に実装される第1電子素子20及び第2電子素子30、電子素子をカバーしながら積層される絶縁層、及び絶縁層の表面に形成される回路パターン60で構成され、第1電子素子20と第2電子素子30は互いにオーバーラップされるように実装される。
【0036】
すなわち、本発明は、コアシート10の両面に電子素子を互いにオーバーラップされるように実装することで電子素子内蔵基板の非対称構造の反り現象を最小化して構造的剛性を高めたものである。
【0037】
このように基板の構造的剛性を高めるために電子素子が両面に実装されるコアシート10は、メタル基板であることが好ましく、その材質としては、アルミニウム(Al)、銅(Cu)、ステンレススチール(SS)などを用いることができる。また構造的強度が確保され得る範囲内では薄板型の銅箔積層板(CCL)も用いることができる。
【0038】
また、コアシート10は、基板の構造的強度を高める機能だけではなく、電子素子から発生される熱を効果的に放出させる機能も有するので、強度及び熱伝導性を考慮して適切な材質を選択することが好ましい。
【0039】
コアシート10の両面に実装される第1電子素子20と第2電子素子30は、理論的には同一な大きさ及び形態を有し、コアシート10を基準として互いに対称となるように実装されることが最も好ましい。しかし、本発明は、従来コア基板の片側にだけ電子素子が内蔵されることからの非対称構造による反り現象を最小化するためのものであって、必ずしも数学的意味での同一な電子素子を対称に実装することに限定されるものではなく、実質的に対称となる構造であって剛性を発揮することができる範囲内でコアシート10の両面に電子素子を内蔵することを含むことは勿論である。
【0040】
電子素子は、チップ接着剤(Chip Adhesives)22及び32を介在してコアシート10に実装される。しかし、本発明が必ずしもチップ接着剤(Chip Adhesives)22及び32を用いて電子素子を基板に実装することに限定されるものではなく、当業者に自明な範囲内での異なる方法が適用され得る。
【0041】
通常のチップ接着剤(Chip Adhesives)22及び32としては、エポキシ(epoxy)系の樹脂を用いるが、コアシート10にチップ接着剤(Chip Adhesives)22及び32をディスペンシング(dispensing)してその上に電子素子を位置させた後チップ接着剤(Chip Adhesives)22及び32に熱を加えて硬化させることで電子素子がコアシート10に実装されるようにする。
【0042】
したがって、チップ接着剤(Chip Adhesives)22及び32の特性の中の一つであるチキソトロピー(thixotropy)が、チップ接着剤(Chip Adhesives)22及び32の上に位置する電子素子の整列度と位置に影響を及ぼすことになる。本発明では、チキソトロピーの高いチップ接着剤(Chip Adhesives)22及び32を用いることで、電子素子とコアシート10の間に位置するチップ接着剤(Chip Adhesives)22及び32の位置別厚さが均一になるようにして電子素子が所望の位置に安定的に整列されるようにする。
【0043】
電子素子の実装に用いるチップ接着剤(Chip Adhesives)22及び32などの材質は、液状に近い場合、チキソトロピー(Thixotropy)を有する(indexが高い)材質を活用することが好ましいが、表面エネルギーにより実装時電子素子に機械的衝撃を加える素地があるのでこれに注意しなければならない。
【0044】
チキソトロピーを高めるためには、従来のエポキシ系樹脂にフィラー(filler)としてSiOを添加するが、本発明によるチップ接着剤(Chip Adhesives)22及び32が、必ずしもSiOフィラーを含むことに限定されるものではなく、当業者に自明な範囲内でチキソトロピーが高くなるようにする成分で構成されれば良い。
【0045】
コアシート10にチップ接着剤(Chip Adhesives)22及び32をディスぺンシングし、電子素子を位置させた後にチップ接着剤(Chip Adhesives)22及び32に熱を加えて硬化させることにより電子素子がコアシート10に固着されるようにする。本発明では、コアシート10として熱伝導性が優れたメタル基板を用いたので、メタル基板に熱を加えることで従来の場合より容易にチップ接着剤(Chip Adhesives)22及び32を硬化させることができる。
【0046】
すなわち、本発明によるメタル基板は、チップ接着剤(Chip Adhesives)22及び32を用いて電子素子をポジショニングすることに活用され得る。具体的にはチップ接着剤(Chip Adhesives)22及び32の上に電子素子を位置させた後だけではなく、チップ接着剤(Chip Adhesives)22及び32をディスぺンシングして電子素子を位置させる前にも、必要により、メタル基板を通じて容易に熱を伝達することができるので、チップ接着剤(Chip Adhesives)22及び32の硬化程度を容易に調節して電子素子のポジショニングが改善される効果がある。
【0047】
一方、上述したように、チキソトロピーが優れたチップ接着剤(Chip Adhesives)22及び32を用いる場合には、加熱による硬化に役に立つことができるように当業者に自明な範囲内で硬化剤を添加することができる。
【0048】
このようにチキソトロピーが優れたチップ接着剤(Chip Adhesives)22及び32を用いて電子素子を位置させた後メタル基板を加熱してチップ接着剤(Chip Adhesives)22及び32を硬化させることにより、印刷回路基板に実装される電子素子のポジショニング(positioning)工程が改善される効果がある。
【0049】
電子素子を実装した後には、プリプレグ(PPG)、RCC(rubber coated copper)、ABF(Ajinomoto Build-up Film)などの絶縁層を積層する。絶縁層の積層以後には通常の積層(Additive)工法またはサブトラクティブ(Subtractive)工法を適用して回路パターン60を形成することができるし、このような工程を繰り返して多層印刷回路基板が形成される。
【0050】
絶縁層の表面には、上述したように回路パターン60が形成されるが、コア基板1の両面に形成された回路パターン60間の電気的連結のためには第1絶縁層40、第2絶縁層50及びコアシート10を貫くIVH42が形成される。
【0051】
本発明によるコアシート10は、メタル基板またはCCLなど電気伝導性がある部材を用いるので、ドリリングなどによりコアシート10を貫くIVH42を形成してIVH42の内周面にメッキなどによる金属層を形成する場合、IVH42とコアシート10が電気的に短絡(short)される可能性があり、これを防止するためにコアシート10には、IVH42が貫通され得るようにIVH42より大きい断面を有するコアホール12を予め形成して置くことが好ましい。
【0052】
コアホール12は、コアシート10にを予め形成した状態で電子素子を実装することができるし、電子素子を実装した後絶縁層を積層する前に形成することもできる。
【0053】
このように、第1実施例では、コアシート10の両面に電子素子を実装して絶縁層を積層することでコア基板1を形成し、その上に追加的に外層回路70をさらに形成した後SR(solder resist)塗布、表面処理、ソルダボール(solder ball)付着などの工程を経て多層BGA(ball grid array)基板を形成した。
【0054】
通常電子素子内蔵印刷回路基板の場合、内蔵される電子素子の費用が基板費用よりかなり高価であり、内蔵された素子にエラーが発生する場合全体基板を用いることができなくなるので、本発明は一般的な多層印刷回路基板より高集積度が重要視されるBGA基板に適用することが経済的側面で効率的である。
【0055】
図3は、本発明の好ましい第2実施例による電子素子内蔵印刷回路基板を示す断面図である。図3を参照すると、コア基板1、コアシート10、コアホール12、第1電子素子20、第2電子素子30、チップ接着剤(Chip Adhesives)22及び32、第1絶縁層40、IVH42、第2絶縁層50、回路パターン60、BVH62が示されている。
【0056】
第2実施例では、第1実施例とは異なり、コア基板1を形成した後直ちにSR(solder resist)塗布、表面処理、ソルダボール(solder ball)付着などの工程を経て総2層の回路パターン60を具備したBGA(ball grid array)基板を形成した。
【0057】
このように多層回路を形成しないでコア基板1に直ちに表面処理をする場合は、最近高集積度及び厚さの節減が要求されるPoP(Package-on-Package)メモリー分野に適用することができる。従来のPoP メモリーの場合、積層により厚さが増加するという問題があり、最近PoPの適用分野の一つであるスリム型携帯電話などにおいては厚さの節減が非常に重要な問題となっていて、本発明が電子素子を基板に内蔵させながら厚さも減らすことができる解決策になり得る。
【0058】
図4は、本発明の好ましい第3実施例による電子素子内蔵印刷回路基板を示す断面図である。図4を参照すると、コア基板1、コアシート11、コアホール12、第1電子素子20、第2電子素子30、チップ接着剤(Chip Adhesives)22及び32、第1絶縁層40、IVH42、第2絶縁層50、回路パターン60、BVH62が示されている。
【0059】
第3実施例では、第1実施例及び第2実施例とは異なり、コアシート11として薄型の銅箔積層板(CCL)を用いた。図4に示したように本発明が、コアシート11として必ずしもメタル基板に限定されるものではなく、熱放出性及び熱応力環境下での曲げ剛性を保有することができる範囲内で銅箔積層板など当業者に自明な範囲内で異なる基板を用いることができる。
【0060】
図5は、本発明の好ましい第1実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートであり、図6は、本発明の好ましい第1実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。図6を参照すると、コアシート10、コアホール12、第1電子素子20、第2電子素子30、チップ接着剤(Chip Adhesives)22及び32、第1絶縁層40、IVH42、第2絶縁層50、回路パターン60、BVH62が示されている。
【0061】
上述したように、コアシート10の両面に互いに対称となるように電子素子を内蔵することで反りに対する剛性及び集積度を向上させた印刷回路基板を製造するためには、先ず、図5の段階100で、図6の(a)のようにコアシート10の一面に第1電子素子20を実装し、 図5の段階110で、図6の(b)のように第1電子素子20をカバーしながら第1絶縁層40を積層する。
【0062】
本発明は、素子内蔵印刷回路基板の曲げ剛性及び熱放出性を増大させるためのものであって、コアシート10としては、アルミニウム(Al)、銅(Cu)、ステンレススチール(SS)などのメタル基板、または構造的剛性が確保され得る範囲での薄型の銅箔積層板(CCL)が使用され得ることは上述した通りである。
【0063】
通常、スティフナ(stiffener)上にコアシート10を乗せた状態で電子素子を実装し絶縁層を積層するので、第1絶縁層40の積層以後にはコアシート10の他面に第2電子素子30を実装することができるように、図5の段階120図で、6の(c)のようにコアシート10をフリップ(flip)する過程が後行される。
【0064】
勿論、専用ジグを用いるなどコアシート10を覆さなくてもコアシート10の他面に電子素子を実装することができる場合には、コアシート10をフリップする過程が省略され得る。この場合、後述することのようにコアシート10の両面に電子素子の実装及び絶縁層の積層工程が同時に進行され得る。
【0065】
コアシート10を覆した後、図5の段階130で、図6の(d)のようにコアシート10の他面に第2電子素子30を実装し、図5の段階140で、図6の(e)のように第2電子素子30をカバーしながら第2絶縁層50を積層する。第2電子素子30は第1電子素子20とオーバーラップされるように実装されて電子素子が対称に配置される構造を形成するようにして曲げ応力に対する剛性を向上させることは上述した通りである。
【0066】
コアシート10を基準として電子素子を対称に内蔵するためには、第1電子素子20と第2電子素子30の大きさ及び形態が同一であるものが最も好ましいが、本発明が必ずしもこのような数学的意味の対称性に限定されるものではないことは上述した通りである。
【0067】
電子素子は、チップ接着剤(Chip Adhesives)22及び32を介在してコアシート10に実装され、チップ接着剤(Chip Adhesives)22及び32はチキソトロピー(thixotropy)の高い製品を用いて電子素子が所望の位置に安定的に整列されるようにすることでポジショニングが改善され得るようにする。
【0068】
このように、コアシート10に電子素子を実装してこれを絶縁層でカバーしながら電子素子を内蔵させることにより、コア基板の一部を穿孔してキャビティ(cavity)を形成した後キャビティに電子素子を内蔵する従来技術に比べて工程が短縮され、従来キャビティのために回路パターン60が設計され得なかった部分にも回路パターン60を設計することができて配線密度が高くなる効果がある。
【0069】
絶縁層としては、プリプレグ(PPG)、ABFなどが使用され得るし、絶縁層にメッキ等により銅箔層を積層することで以後の工程である回路パターン60の形成工程が適用され得るようにする。一方、絶縁層としてRCCを使用する場合、銅箔層を積層する工法が省略され得るのでより効率的に回路パターン60を形成することができる。
【0070】
一方、絶縁層の表面に形成される回路パターン60間の電気的連結のために、図5の段階150で、図6の(f)のように第1絶縁層40、第2絶縁層50及びコアシート10を貫くIVH42が形成されるし、IVH42の内周面にはメッキなどにより金属層が形成されるので、メタル基板など導電性部材を用いるコアシート10とIVH42間に電気的短絡が発生し得る。
【0071】
したがって、図5の段階122で、図6の(c)のようにコアシート10の一部を穿孔してIVH42が貫通されるようにIVH42より大きい断面を有するコアホール12を予め形成する。
【0072】
コアホール12は、IVH42が形成される位置に対応して形成されるが、IVH42の断面積より大きく形成してIVH42が接触しないで貫通され得るようにすることでIVH42とコアシート10との間を電気的に絶縁させる。
【0073】
最後に、図5の段階170で、図6の(h)のように第1絶縁層40または第2絶縁層50の表面に回路パターン60を形成してコア基板1を完成する。絶縁層の表面に回路パターン60を形成する方法としては、従来のアディティブ(additive)工法またはサブトラクティブ(subtractive)工法が適用され得る。
【0074】
回路パターン60と電子素子間の電気的連結のためには、図6の(g)のように回路パターン60を形成する前に電子素子の電極の位置に対応して絶縁層にBVH(Blind via hole)62を形成し、回路パターン60を形成する過程中でBVH62の表面をメッキするなど電子素子の電極と回路パターン60との電気的な連結を具現する。すなわち、図5の段階160で、第1電子素子20の位置に対応して第1絶縁層40に第1のBVH62を形成し、第2電子素子30の電極の位置に対応して第2絶縁層50に第2のBVH62を形成する。
【0075】
コアシート10の両面に電子素子を実装し、その上に絶縁層を積層した後絶縁層の表面に回路パターン60を形成することで本発明のコア基板1が完成されるし、以後工程として回路パターン60に絶縁層及び銅箔層をさらに積層して銅箔層に外層回路70を形成して多層印刷回路基板を製造することができる。
【0076】
図7は、本発明の好ましい第2実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートであり、図8は本発明の好ましい第2実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。図8を参照すると、コアシート10、コアホール12、第1電子素子20、第2電子素子30、チップ接着剤(Chip Adhesives)22及び32、第1絶縁層40、IVH42、第2絶縁層50、回路パターン60、BVH62が示されている。
【0077】
第2実施例は、第1実施例とは異にコアシート10の両面に電子素子を同時に実装することを特徴とする。コアシート10を基準として一面は上面に、他面は下面に該当するので、専用ジグを用いるなど当業者にとって自明な範囲内でコアシート10を覆さないで下面に電子素子を実装することができる工法が要求される。
【0078】
本発明の第2実施例により印刷回路基板を製造するためには、先ず、図7の段階200で、図8の(a)のようにコアシート10の一面に第1電子素子20を実装し、コアシート10の他面に第1電子素子20とオーバーラップされるように第2電子素子30を実装する。
【0079】
印刷回路基板の構造的剛性及び熱放出性を高めるためにコアシート10としては、アルミニウム(Al)、銅(Cu)、ステンレススチール(SS)などのメタル基板、または薄型の銅箔積層板(CCL)を用いる。
【0080】
印刷回路基板の製造過程中で形成される熱応力環境下での反り現象を最小化するために第1電子素子20と第2電子素子30は、大きさ及び形態が同一であり、コアシート10を基準として互いに対称されるように実装することが好ましい。しかし、実質的に対称構造としての構造的剛性が確保され得る範囲内で電子素子の大きさ、形態、実装位置はある程度変わることができるということは当業者にとって自明なことである。
【0081】
一方、電子素子はチップ接着剤(Chip Adhesives)22及び32を介在してコアシート10に実装されるが、実装される電子素子のポジショニングを改善するためにチキソトロピーの高いチップ接着剤(Chip Adhesives)22及び32を用いることが好ましい。
【0082】
上述したように、IVH42とコアシート10間の電気的絶縁を具現するためには、IVH42が形成される位置にコアシート10の一部を穿孔してIVH42の断面積より大きい断面積を有するコアホール12を予め形成する。
【0083】
次に、図7の段階210で、図8の(b)のようにコアシート10の一面に第1電子素子20をカバーしながら第1絶縁層40を積層し、コアシート10の他面に第2電子素子30をカバーしながら第2絶縁層50を積層する。
【0084】
絶縁層としては、プリプレグ(PPG)、ABFなどが使用され得るし、絶縁層の表面にメッキなどにより銅箔層を形成することで回路パターン60が形成され得るようにする。一方、絶縁層としてRCCを用いる場合銅箔層形成工程が省略され得るのでより効率的に回路パターン60を形成することができる。
【0085】
次に、図7の段階220で、図8の(c)のように、第1絶縁層40、第2絶縁層50及びコアシート10を貫くIVH42を形成し、IVH42の内周面にメッキなどにより金属層を形成して回路パターン60間の電気的連結ができるようにする。
【0086】
絶縁層の表面に回路パターン60を形成する前に、回路パターン60と内蔵された電子素子との電気的連結を具現するために、図7の段階230で、図8の(d)のように第1電子素子20の電極の位置に対応して第1絶縁層40に第1のBVH(Blind via hole)62を形成し、第2電子素子30の電極の位置に対応して第2絶縁層50に第2のBVH62を形成する。BVH62の表面にはメッキによる金属層を形成することで電子素子と回路パターン60が電気的に繋がれるようにする。
【0087】
最後に、図7の段階240で、図8の(e)のように絶縁層の表面に回路パターン60を形成してコア基板1を完成する。上述したように多層印刷回路基板を製造するためには回路パターン60に絶縁層及び銅箔層をさらに積層し、銅箔層に外層回路70を形成する。
【0088】
本発明の技術思想が上述した実施例により具体的に記述されたが、上述した実施例はその説明のためのことであってその制限のためではないし、本発明の技術分野の通常の専門家であれば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるだろう。
【図面の簡単な説明】
【0089】
【図1】従来技術による電子素子内蔵印刷回路基板を示す断面図である。
【図2】本発明の好ましい第1実施例による電子素子内蔵印刷回路基板を示す断面図である。
【図3】本発明の好ましい第2実施例による電子素子内蔵印刷回路基板を示す断面図である。
【図4】本発明の好ましい第3実施例による電子素子内蔵印刷回路基板を示す断面図である。
【図5】本発明の好ましい第1実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートである。
【図6】本発明の好ましい第1実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。
【図7】本発明の好ましい第2実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートである。
【図8】本発明の好ましい第2実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。
【符号の説明】
【0090】
10:コアシート
12:コアホール
20:第1電子素子
30:第2電子素子
22、32:チップ接着剤(Chip Adhesives)
40:第1絶縁層
42:IVH
50:第2絶縁層
60:回路パターン
62:BVH
70:外層回路




 

 


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