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番号 発明の名称
1 モジュール設計方法及び装置
2 低誘電率材料、その製造方法、およびそれを含む相互接続構造、電子デバイス
3 機械的支持体を備えたモジュール式相互接続システム
4 FinFETのシリコンフィンをエッチングするために用いられる最終ハードマスクを構築するための3つのマスクによる方法
5 高速・高周波数デバイスのためのチップ間ESD保護構造体
6 窒化物上へゲルマニウム・スペーサを選択的に堆積するための構造及び方法
7 受動電気検査可能な、加速度および電圧測定装置
8 電子部品による熱伝達を最適化するための方法および装置
9 電気ヒューズを用いてPLL構成データを格納するための装置及び方法
10 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造
11 電界効果トランジスタ(FET)およびその製造方法(高性能および低リーク電界効果トランジスタを製造するための構造および方法)
12 デバイス保護システム、デバイス保護方法、微小電子回路システム、トリクル電流設定方法(デバイスのストレスを避ける方法)
13 半導体構造およびその製作方法(複数の結晶方位を有する半導体基板)
14 ゲイン・セル、及びそれを製造し、用いる方法
15 半導体製品に対するテスト歩留まりを推定する方法及び方法を実行するためのプログラム(ライブラリから作製される半導体製品に対するテスト歩留まりの推定)
16 方法および半導体構造(非酸素カルコゲン不活性化ステップを用いて製作されたGe系半導体構造)
17 チップ、FET製造方法(面内剪断応力を加えるための誘電体ストレッサ要素を有するトランジスタ)
18 チップ、FET製造方法(誘電体ストレッサ要素を有するトランジスタ)
19 二酸化シリコンに対してC4F8及び窒化チタンに対してCF4を用いるエッチング工程
20 方法およびシステム(リソグラフィ・プロセスにおいてTM波コントラストを復元する反射膜界面)
21 半導体構造およびその製作方法(チャネルの応力向上のための低ヤング率スペーサ)
22 ホイスト・ケーブル取り付けアセンブリ、ホイスト・システム、および輸送システム
23 電子デバイス、マルチチップ・スタック、半導体デバイスおよび方法(アクセス可能チップ・スタックおよびその製造方法)
24 気体誘電体構造の形成方法及び該気体誘電体構造を備える相互接続構造(放射を使用する気体誘電体構造形成)
25 半導体構造およびfinFETデバイスの製作方法(FINFETの性能向上のためのゲート電極の応力制御)
26 回路較正情報を記憶する方法および装置
27 デュアルダマシン工程を利用した低誘電率物質層内のコンタクト構造形成方法
28 相補型カーボン・ナノチューブ・トリプル・ゲート技術
29 冷却装置、冷却システム及び熱伝導方法
30 埋め込み型ひずみソース/ドレインを有する側壁MOSFET
31 方法、半導体構造(準自己整合ソース/ドレインフィンFETプロセス)
32 半導体構造およびその形成方法(応力付加膜によりN型MOSFETおよびP型MOSFET双方の性能を向上させる方法および構造)
33 基板、方法(1つまたは複数のSOI領域またはバルク半導体領域あるいはその両方を有するハイブリッド結晶表面配向基板)
34 電界効果トランジスタ・デバイスと形成方法(電界効果トランジスタのミラー容量を低減させるための構造および方法)
35 半導体構造および半導体製造方法(半導体光センサ)
36 コーナ部が支配的なトライ・ゲート型電界効果トランジスタ
37 せん断応力を加えるための、半導体表面から異なる深さに誘電体ストレッサ要素を有するトランジスタ
38 オフセット・スペーサ形成用の酸化に先立つ半導体基板への窒素のイオン注入方法
39 多層セラミック・チップ・キャリアの層を積層する際に均一な軸方向荷重分布を提供する装置および方法(多層セラミック・チップ・キャリアの層を積層する際に単軸方向荷重分布を提供する方法および装置)
40 ケーブル放電を弱める方法および装置類
41 活性半導体領域の下全面に存在し、応力を発生する誘電体エレメントを有するトランジスタ
42 多層に応力が加えられたゲート電極を有するfinFET構造体
43 CMOS対応の浅いトレンチのeフューズ構造体及びその製造方法
44 メモリ構造体およびメモリ構造体動作方法
45 バイポーラ接合トランジスタおよびその形成方法
46 集積回路経路指定実施方法およびプログラム
47 集積回路チップ上で電気的な機能を実行する方法、集積回路構造、および半導体構造を製造する方法
48 誘電体積層基板
49 ペースト塗布装置及びそれを用いたPoP用自動実装装置
50 電界効果トランジスタを形成するための層状構造
51 二重金属ゲートを含む半導体構造及びその製造方法(二重金属ゲートの自己整合集積化)
52 はんだ離型層を備えた高性能の再加工可能なヒートシンクおよびパッケージング構造ならびに製造方法
53 相互接続構造体を形成する方法
54 pFET材料としての金属酸窒化物を用いた半導体構造およびその製造方法
55 熱インタフェースを形成する装置及び方法(改良された熱インタフェース用の低溶融温度合金構造)
56 デュアル・ダマシン構造を製作する方法
57 差動クロック信号のデューティサイクル歪みを補正する回路および方法
58 半導体パッケージ及びその製造方法
59 高性能CMOS回路及びその製造方法
60 金属ゲート電極及びポリゲート電極を有する高性能回路
61 メッキ促進層を有する半導体構造物を作る方法
62 面積効率の高いゲート・ダイオード構造およびこれを形成する方法
63 銅でないメッキ可能層の上への銅の直接電気メッキのための方法
64 SiCOH誘電体およびその製造方法
65 液浸リソグラフィにおける汚染を低減させるための装置、ウェーハ・チャック・アセンブリ、および、方法
66 半導体デバイス、半導体デバイスを含む基板、及び、半導体デバイスを基板上に製造する方法(ラッチアップを減少させるように構成されたCMOSデバイス及びその製造方法)
67 最小の外部空間、ホット・プラグ、及び冗長な取り付けのためのAMDパッケージ化装置
68 ブロック・コポリマーの改良型自己組織化パターン形成方法
69 積層構造を有する透過導電シールド
70 ピクセル・センサ・セルおよび製造方法(増加したキャパシタンスを有するCMOS撮像装置のフォトダイオード)
71 背面照射を用いる光センサおよびピクセル・アレイ、ならびに光センサを形成する方法
72 方法、半導体構造(ラッチアップが起こりにくい半導体デバイス構造を製造するための方法および該方法によって形成された半導体デバイス構造)
73 低減された誘電率を有する誘電体の製造方法、および半導体デバイス構成要素、および基板
74 集積回路用のヒューズ及びその製造方法(異なる高さで存在する端子部分を有する電気的にプログラム可能なヒューズ構造及びその製造方法)
75 ゲートパターンを形成するための二重露光二重レジスト層プロセス
76 相変化メモリ・デバイスのための電極、電極を形成する方法、および相変化メモリ・デバイス
77 ミドル・オブ・ザ・ライン(MOL)用途のための無電解コバルト含有ライナ
78 障壁冗長構成要素を有する相互接続構造体および相互接続構造体を形成する方法
79 改善されたSOI基板およびSOIデバイス、ならびにそれらの形成方法
80 相互接続構造体、半導体構造体および相互接続構造体の形成方法(相互接続用途のための耐酸化性シード層の形成)
81 フィード・フォワード・データを用いてトレンチを目標の深さまで掘り込む方法。
82 DRAM(ダイナミック・ランダム・アクセス・メモリ)セル

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