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発明の名称 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−201155(P2007−201155A)
公開日 平成19年8月9日(2007.8.9)
出願番号 特願2006−17710(P2006−17710)
出願日 平成18年1月26日(2006.1.26)
代理人 【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
発明者 谷本 智 / 高橋 徹夫 / 児島 一聡
要約 課題
裏面に極めて低抵抗なオーミック・コンタクトを有する炭化珪素半導体装置及びその製造方法を提供する。

解決手段
第1の主表面(表面)の酸化速度が表面に対向する第2の主表面(裏面)の酸化速度より速い炭化珪素基板1と、表面側に配置された主要素子要素群(2、3、5、7、8)と、裏面にオーミック接触しているオーミック電極9とを備え、裏面は、製造工程において形成される、オーミック電極9との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることである。抵抗増大層には、寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層が含まれる。
特許請求の範囲
【請求項1】
第1の主表面の酸化速度が、当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板と、
前記第1の主表面側に配置された主要素子要素群と、
前記第2の主表面にオーミック接触しているオーミック電極とを備え、
前記第2の主表面は、製造工程において形成される、前記オーミック電極との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることを特徴とする炭化珪素半導体装置。
【請求項2】
前記第2の主表面は、寄生エピ層を含まない結晶面を形成していることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項3】
前記第2の主表面は、結晶不整層を含まない結晶面を形成していることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項4】
前記第2の主表面は、寄生固相反応層を含まない結晶面を形成していることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項5】
前記第2の主表面は、汚染層を含まない結晶面を形成していることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項6】
前記炭化珪素基板は、前記第1の主表面を(000−1)面、前記第2の主表面を(0001)Si面とする六方晶系炭化珪素基板であることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項7】
前記主要素子要素群は、前記炭化珪素基板より高抵抗であるか、もしくは前記炭化珪素基板と反対の伝導型を有する、前記第1の主表面上に成長したエピ成長層を有することを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項8】
前記主要素子要素群は、前記第1の主表面側から選択的なイオン注入により形成した不純物領域を有することを特徴とする請求項1又は7記載の炭化珪素半導体装置。
【請求項9】
前記オーミック電極は、熱処理を施すことなく前記第2の主表面に直接載置されたチタン又はアルミニウムからなることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項10】
前記オーミック電極は、前記第2の主表面上にニッケル膜又はコバルト膜を成膜した後、前記第2の主表面と固相反応させて形成された反応層からなることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項11】
前記炭化珪素半導体装置は、前記主要素子要素群として前記第1の主表面にショットキー接続されたショットキー電極を有する縦型ショットキーダイオードであることを特徴とする請求項1記載の炭化珪素半導体装置。
【請求項12】
前記主要素子要素群は、前記第1の主表面側に配設されたソース電極及びゲート電極とを有し、
前記オーミック電極はドレイン電極である
ことを特徴とする請求項1、7、8いずれか1項記載の炭化珪素半導体装置。
【請求項13】
第1の主表面の酸化速度が、当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板の当該第1の主表面にエピ成長層を成長させ、
前記エピ成長層上に物理損傷保護膜を形成し、
その後、前記エピ成長層を成長させる際に同時に前記第2の主表面に形成された寄生エピ層を除去し、
その後、前記物理損傷保護膜を除去し、
その後、前記第2の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項14】
第1の主表面の酸化速度が、当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板の当該第1の主表面に耐熱酸化保護膜を形成し、
その後、前記第2の主表面に形成された結晶不整層を熱酸化膜に転化させ、
その後、前記耐熱酸化保護膜を除去し、
その後、前記熱酸化膜を除去し、
その後、前記第2の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項15】
第1の主表面の酸化速度が、当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板の当該第2の主表面に固相反応防止膜で被覆し、
その後、前記第1の主表面からイオン注入により不純物領域を形成し、
その後、前記固相反応防止膜を除去し、
その後、前記第2の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項16】
第1の主表面の酸化速度が、当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板の当該第1の主表面に耐熱酸化保護膜を形成し、
その後、前記第2の主表面を熱酸化膜で被覆し、
前記熱酸化膜を除去し、
その直後、前記第2の主表面上にオーミック電極を形成する
ことを特徴とする炭化珪素半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、主たるデバイス構成要素を配設する表面(第1の主表面)の熱酸化速度が裏面(第2の主表面)の熱酸化速度より速い属性を有する炭化珪素基板を用いた縦型半導体装置及びその製造方法に関し、特に、裏面に極めて低抵抗のオーミック・コンタクトを形成する技術に関する。
【背景技術】
【0002】
炭化珪素半導体(以下SiCと略記)は、pn接合の形成が可能で、珪素(Si)や砒化ガリウム(GaAs)等の他の半導体に比べて禁制帯幅Eが広い。例えば、6H−SiCで2.93eV、4H−SiCで3.26eVである。
【0003】
パワーデバイスのオン抵抗と逆方向耐電圧との間には原理的に禁制帯幅で規定されるトレードオフ関係がある。よって、現行のSiパワーデバイスでは、その禁制帯幅で決まる物性限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広いSiCでパワーデバイスを構成すれば、従来のトレードオフ関係が緩和され、オン抵抗か逆方向耐電圧を著しく向上させたデバイス、または、両方をかなり程度向上させたデバイスが達成できる。オン抵抗と逆方向耐圧を保ったまま、チップサイズを極端に小さくできると言い換えることもできる。
【0004】
デバイス設計の観点から、SiCパワーデバイスのオン抵抗を下げると同時にチップサイズを小さくするのに最も容易でかつ有効な方法は以下のとおりである。その方法は、Siパワーデバイスの場合と同様に、駆動されるべき大電流の流路を基板に垂直にして流路の占める面積を最小化するとともに、大電流の入口(電極)と出口(電極)を基板の表裏に分配するデバイス構造、すなわち、縦型デバイス構造にすることである。今日、高性能であって低オン抵抗なSiCパワーデバイスを実現するために、この縦型デバイス構造を形成するための実用的な製造プロセスの開発が急務の課題になっている。
【0005】
周知のように、SiC縦型パワーデバイスの低オン抵抗化には、大電流の流路に直列に存在するすべての抵抗成分を最小化する必要がある。本発明で着目するSiC基板裏面のオーミック・コンタクトのコンタクト抵抗ρBCもそのような抵抗成分のひとつである。ここで「裏面」とは、縦型パワーデバイスの主要部分が形成されているSiC基板の第1の主表面(以下、「表面」という)と反対側にあるもう一つの主面(第2の主表面)を指している。例えば、縦型パワーMOSFETs(金属−酸化物−半導体構造電界効果ドタンジスタ)では、ドレインコンタクト(電極)が形成される面が裏面に相当する。
【0006】
ところで、SiCには様々な結晶多系があるが、結晶の育成は一般に容易ではない。今日、工業用として製造されているSiC基板は、3C(E=2.23eV)−SiC、4H−SiC(E=3.26eV)、及び6H−SiC(E=2.93eV)の3つに限られている。Cは立方晶、Hは六方晶を表している。この中で、パワーデバイス用の基板としては禁制帯幅が広い4H−SiC(または6H−SiC)が有望である。
【0007】
実際にパワーデバイスの製作が報告されているのは、(0001)Si面(以下「Si面」と略称する)を表面=デバイス形成面とする低抵抗4H−SiC(または6H−SiC)基板である。Si面がデバイス形成面に選ばれるのには理由がある。縦型デバイスを構成するために必要な高抵抗の高品位エピ層が、Si面には制御性よく成長できるからである。他の結晶面では高抵抗のエピ成長や再現性のよいエピ成長は困難であった。このため、今日まで、Si面を用いた縦型パワーデバイスが開発の中心になっていた。
【0008】
このような研究開発状況の中、2002年、注目の技術発表があった。従来困難とされていた、4H−SiCの(000−1)面(以下「C面」と略称)にも高抵抗の高品位エピ膜が安定して成長できること、さらには、このエピ膜上に形成した横型の反転型MOSFETでチャネル移動度として72cm/Vsが得られることが報告(例えば、非特許文献1と非特許文献2参照)された。なお、最近では、100cm/Vsを大きく越えるものも報告されている。この発表以来、デバイス開発関係者の間ではC面を用いた高性能低オン抵抗縦型パワーデバイスの実現に期待が寄せられている。
【0009】
ところが、このような期待にもかかわらず、C面をデバイス形成面とする縦型パワーデバイスが製作されたという報告はいまだない。従来技術としてのSi面縦型パワーデバイスで培われた製造プロセスで製作しようとすると、Si面縦型デバイスの比べて、オン抵抗がむしろ高くなり、同等に動作するものがなかなか得られないのである。
【非特許文献1】福田憲司ほか第63回応用物理学関係連合講演会24a-N-15(2002年9月新潟大)講演予稿集354ページ
【非特許文献2】K. Fukuda et al., Materials Science Forum Vols. 433-435 (2003) p. 567
【発明の開示】
【発明が解決しようとする課題】
【0010】
横型のC面デバイスでは低オン抵抗のものが作製できるのに、縦型デバイスにするとできないという事実に着目して、上記障害の要因を鋭意追究した本発明者は、上記縦型デバイスの高オン抵抗障害を引き起こしている主たる部位が裏面(=Si面)のオーミック・コンタクトであることを突き止めた。そして、障害の本質は、裏面のオーミック・コンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている(ρBC>10−2Ωcm)という問題であることを、解析の結果、明らかにした。
【0011】
本発明はC面縦型デバイスの裏面コンタクトのオーミック性を向上させ、そのコンタクト抵抗をデバイスのオン抵抗に比べて無視できるまで低減し、それによって上記問題を解決することを目的としている。
【課題を解決するための手段】
【0012】
本発明者は、裏面で良好なオーミック・コンタクトが得られないという問題は、つぎの4大要因で引き起こされていることを明らかにした。4大要因とは(1)寄生エピ膜、(2)結晶不整層、(3)寄生固相反応層、(4)汚染層である。
【0013】
(1)「寄生エピ膜」とは、表面にエピ層を形成する際、裏面に寄生的に成長したエピ膜のことである。このエピ膜は低品質、かつ、低不純物濃度または異なる伝導タイプであって、これがオーミック電極の接触面に残されていると、コンタクト抵抗が急上昇する。
【0014】
(2)「結晶不整層」とは、機械的損傷、物理的損傷、プラズマ損傷などが原因で結晶構造が乱れている基板裏面の表層領域のことである。例えば、裏面に対して加えられた研削や研磨、ドライエッチングなどが不整層を招く。この不整層は半導体性に乏しく不活性的であるだめ、高抵抗を呈し、これが接触面に存在するとコンタクト抵抗が著しく増大する。
【0015】
(3)「寄生固相反応層」は、基板裏面が製造プロセスの途中で高温の金属に意図せず接触したときに、固相反応で形成される金属炭化物層あるいは金属珪化物層で、正規のオーミック電極の形成を阻害し、コンタクト抵抗の増大を誘発する。特に後述するように、表面に対して行う高温イオン注入などでこの問題が置きやすい。
【0016】
(4)「汚染層」が、オーミック電極と基板裏側表面との間に介在すると、それが、有機物であっても無機物であっても、金属であっても、所望のSiC/電極界面の形成が困難となり、コンタクト抵抗が増大する。
【0017】
Si面を主要素子要素群が形成される主たるデバイス形成面とした従来技術では、裏面(C面)の酸化速度が表面(Si面)よりも非常に高いため、たとえばゲート酸化などの製造プロセスの熱酸化過程で自然に(1)〜(3)が除去されていた。ところが、C面をデバイス形成面(表面)とする半導体装置では、裏面(Si面)の酸化速度が著しく遅いので、自然に除去することが困難であり、これが、加算的に影響を及ぼして上記問題を引き起こしていた。
【0018】
本発明は、この要因分析結果に着目して、上記問題点の解決を図った。すなわち、請求項に記載したように複数の手段を構じることによって、効果を累積的に積み上げ、上記問題を解決している。
【0019】
即ち、本発明の特徴は、第1の主表面の酸化速度が当該第1の主表面に対向する第2の主表面の酸化速度より速い炭化珪素基板と、第1の主表面側に配置された主要素子要素群と、第2の主表面にオーミック接触しているオーミック電極とを備える炭化珪素半導体装置であって、第2の主表面は、製造工程において形成される、オーミック電極との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることである。ここで、「抵抗増大層」には、寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層が含まれる。
【発明の効果】
【0020】
本発明によれば、裏面に極めて低抵抗なオーミック・コンタクトを有する炭化珪素半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0021】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0022】
本発明の第1及び第2の実施の形態では、主たるデバイス構成要素を配設する基板表面の熱酸化速度が、基板裏面の熱酸化速度より速い属性を有する炭化珪素(SiC)基板を用いた縦型SiC半導体装置及びその製造方法について説明する。
【0023】
このような属性を有するSiC基板として、今日、工業用として入手可能なものは、(000−1)面(C面)を表面とし、(0001)Si面(Si面)を裏面とする4H−SiCや6H−SiCを挙げることができるが、本発明は、これに限定されるものではない。
【0024】
なお、以下の説明において、特に断らない場合は、SiC基板にエピタキシャル層やその他の膜や電極が形成されたものを「基板」と呼んでいる。
【0025】
<第1の実施の形態>
第1の実施の形態では、2端子縦型デバイスのひとつ、ショットキーダイオードに本発明を適用した例について説明する。
【0026】
図1は、主要電極要素群を形成するためのデバイス形成面(第1の主表面)をC面としたショットキーダイオードを示す要部断面図である。
【0027】
第1の実施の形態に係るショットキーダイオードは、第1の主表面(表面)と第1の主表面に対向する第2の主表面(裏面)とを備えるn型低抵抗単結晶4H−SiC基板(n型単結晶SiC基板)1と、n型単結晶SiC基板1の表面側に配置された主要素子要素群(2、3a1〜3an、5、7、8)と、n型単結晶SiC基板1の裏面に接する非熱処理型オーミック電極(オーミック電極)9と、オーミック電極9に接する裏面配線10とを有する。
【0028】
ショットキーダイオードは、ショットキー電極7とオーミック電極9との間に流れる電流又は電圧を制御する。
【0029】
型単結晶SiC基板1は、1×1019/cm以上の高いn型不純物濃度を有する炭化珪素基板である。n型単結晶SiC基板1の表面には(0001)面(C面)が露出し、裏面にはC面よりも物性的に一桁高い酸化速度を有する(0001)Si面(Si面)が露出している。つまり、n型単結晶SiC基板1は、表面を(000−1)面、裏面を(0001)Si面とする六方晶系炭化珪素基板である。
【0030】
オーミック電極9は、高品位で高n型不純物濃度かつ高清浄度な属性を有するn型単結晶SiC基板1の裏面に接して設けられている。換言すれば、オーミック電極9が接触している裏面は、ショットキーダイオードの製造工程において形成される、接触抵抗を増大させる原因となる抵抗増大層を含まない。具体的には、裏面には、基板内部と同等の結晶性と高不純物濃度を備えた高品位の結晶面が露出しており、低抵抗オーミック・コンタクトの形成を阻害する4要因(寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層)がすべて取り除かれている。
【0031】
オーミック電極9の形成は、熱処理法(Post Deposition Annealing)でも、室温形成法でもよい。室温形成法では電極母材と電極は等しいが、熱処理法の場合は、電極母材(金属)とn型単結晶SiC基板1とが固相反応してできた反応物(珪化物または炭化物)がオーミック電極9になる。室温形成法の場合、オーミック電極9の電極母材としては、アルミニウム(Al)またはチタン(Ti)が最も適しているが、本発明はこれに限定されるものではない。一方、熱処理法の場合、オーミック電極9の電極母材としては、ニッケル(Ni)やコバルト(Co)などが最適であるが、これに限定されるものではない。接触面にp型SiCが露出している時に熱処理法でオーミック電極9を形成する場合には、TiとAlの積層膜または混合膜が熱処理オーミック母材として適している。
【0032】
第1の実施の形態において、主要素子要素群(2、3a1〜3an、5、7、8)には、n型単結晶SiC基板1の表面に接する厚み10μm、窒素を5×1015/cm添加した高品質のn型エピ層2と、n型エピ層2の表層部所定領域に2μm間隔で形成されている幅2μmの環状のp型電界緩和領域3a1,3a2、3a3‥‥、3anと、n型エピ層2の上に形成された開口部6を有するフィールド絶縁膜5と、開口部6の底面においてn型エピ層2と接するショットキー電極7と、ショットキー電極7に機械的電気的に接し、フィールド開口部6を塞ぐように配置されている表面配線8とが含まれる。
【0033】
型エピ層2は、n型単結晶SiC基板1の表面に露出するC面からホモエピタキシャル成長させている。よって、図1に示すように、C面が表出したn型単結晶SiC基板1の表面にn型エピ層2が成長すると、n型エピ層2の表面にもC面が表出する。
【0034】
p型電界緩和領域3a1,3a2、3a3‥‥、3anは、イオン注入と活性化アニールとによって形成される。p型電界緩和領域3a1,3a2、3a3‥‥、3anの数(n)はダイオードの耐圧によって異なる。たとえば、1000V耐圧の場合では5本くらいあればよい。
【0035】
フィールド絶縁膜5は、炭化珪素の熱酸化膜と、その上部に熱酸化以外の手段で形成した絶縁膜を積層してなる。また、フィールド絶縁膜5は、n型エピ層2を含むSiC基板の表面全体を覆っているが、表面側の電極との接触を取るために開口部6を備える。
【0036】
ショットキー電極7は、開口部6の底面においてn型エピ層2とショットキー接続を形成している。ショットキー電極7の材料はオン電圧や阻止電圧などを考慮して、様々な導電性材料から選ぶことができる。ショットキー電極7の外縁端はp型電界緩和領域3a1(=もっとも内側にあるp型環状領域)の上部に置かれている。
【0037】
表面配線8の外縁端は、平面図で眺めたとき、ショットキー電極7の外縁端より外側であり、かつ、p型電界緩和領域3a1の外縁端より内側にあるように設計されている。
【0038】
裏面配線10は、ダイボンディングを使途とした配線である。
【0039】
次に、図2〜図4の断面工程図を用いて、図1に示した縦型ショットキーダイオードの製造方法を説明する。
【0040】
(イ)はじめに、用意(購入)したn型4H−SiC基板1を十分洗浄し、図2(a)に示すように、表面側に所望の厚み、例えば約10μmのn型エピ層2をホモエピ成長させる。エピ層成長法としては、商業的に広く用いられている化学的気相成長法(CVD)のほか、開発段階にある近接昇華法や液相成長法などを用いていもよい。
【0041】
図2(a)中の不整層16は、基板内部に比べて結晶構造が乱れている層であって、エピ成長する以前からあったもので、基板製造メーカがSiC基板1裏面を切削加工するときに与えたダメージ層である。
【0042】
また、この基板表面へのホモエピ成長では、寄生的に基板裏面にもSiC膜(寄生エピ層17)が付着する。寄生エピ層17は、低品質でしかも不純物濃度が基板に比べて非常に低いので、僅か(たとえ厚み0.1μm未満)でも残っていると、低温コンタクトのコンタクト抵抗ρBCを劇的に増大させたり、ばらつかせたりする。そこで、第1の実施の形態では、ホモエピ成長の後、後述のフィールド絶縁膜5の形成工程までの間に、これを完全に除去する工程を設け、従来技術に比べてコンタクト抵抗ρBCの低減を図っている。
【0043】
その方法の一例を具体的に説明する。ホモエピ成長した基板1表面に約2μmのSiO膜あるいはPSG膜(リンドープシリケートガラス)などを成膜して、デバイスの主要部分が製作される基板表面を保護する。その後、基板裏面を周知の切削手段で研削あるいは研磨する。この時、基板の表面と裏面とで高い平行度が得られるように注意する。表面に形成する保護膜は、切削の際、表面に切削痕が入ったり、金属汚染物が侵入するのを防止するために必要である。切削痕も侵入金属汚染物もデバイス不良の原因のひとつである。もし、寄生エピ層17の厚みが薄い場合は、研削の替わりに、誘導結合プラズマエッチング(ICP)などのドライエッチングで除去するようにしてもよい。
【0044】
次に、フォトリソグラフィ(=フォトレジスト・パターニング)とドライ及びウエットエッチング法を用いて、前記した保護膜をパターニングし、露光用アライメントマーク形成用SiCエッチングのためのハードマスク(非表示)を形成する。ドライ及びウエットエッチング技術とは、反応性イオンエッチング(RIE)や誘導結合プラズマエッチング(ICP)などの異方性ドライエッチングでSiO膜を除去する際、基板表面がプラズマダメージを受けるのを防止するため、SiO膜が完全に除去される直前にドライエッチングを停止し、残りの部分を緩衝フッ酸溶液(BHF)などを用いたウエットエッチングで除去するようにした複合エッチング技術である。
【0045】
エッチング用ハードマスクができたところで、RIEやICPなどの手段を用いてSiCエッチングを実行し、終了したら、希釈フッ酸溶液(DHF)を用いて、ハードマスクを完全に除去すると、基板上にアライメントマーク(非表示)が形成される。
【0046】
(ロ)続けて、図2(b)に示すように、n型エピ層2表面にp型電界緩和領域3a1,3a2、3a3‥‥を選択形成するためのイオン注入マスク11を次のようにして形成する。
【0047】
まず、厚さ約1.5μmのSiO膜をCVD法などで基板表面全面に堆積し、p型電界緩和領域3a1,3a2、3a3‥‥、3anの形成予定領域の上にあるSiO膜をフォトリソグラフィとドライ及びウエットエッチング技術とで選択的に除去する。
【0048】
型単結晶SiC基板1からフォトレジストを除去し、十分洗浄したあと、n型単結晶SiC基板1表面に厚さ10〜30nmの薄いSiO膜を減圧化学的気相成長法(LPCVD)で堆積し、これをイオン注入飛程を抑制するためのスルーSiO膜(非表示)とする。このとき基板裏面にも同様に薄いスルーSiO膜がつくことになる。
【0049】
イオン注入マスク11ができあがったところで、図2(b)のように、基板表面にAlイオンを多段イオン注入して、p型電界緩和領域3a1,3a2、3a3‥‥の前駆体領域11a1,11a2、11a3‥‥を形成する。p型電界緩和領域3a1,3a2、3a3‥‥のイオン注入条件の一例を示すと以下のとおりである。
【0050】
基板温度 700℃
加速エネルギー/ドーズ
第1段 300keV/8.3×1015/cm
第2段 190keV/3.2×1015/cm
第3段 150keV/2.1×1015/cm
第4段 100keV/1.9×1015/cm
第5段 60keV/1.7×1015/cm
第6段 30keV/9.4×1014/cm
700℃で上記イオン注入するとき、基板裏面にもスルーSiO膜が形成されている。この膜が保護膜となって、加熱されたプラテンあるいはサセプタ面に存在する金属がn型単結晶SiC基板1裏面に直接接触して汚染したり、固相反応するのを防止することができる。プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が汚染や固相反応を起こす。従来技術においては、これら汚染や固相反応が要因となって、後に形成される裏面低温コンタクトのコンタクト抵抗を増大させていた。しかし、第1の実施の形態では、保護膜としてのスルーSiO膜を裏面に形成してからn型エピ層2表面に高温イオン注入することで、寄生固相反応層から誘発されるコンタクト抵抗高くなるという問題を解決している。
【0051】
第1の実施の形態では寄生固相反応層を抑止する保護膜として、基板裏面に自動的に形成されたスルーSiO膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。この場合、SiO膜である必要はなく、Siや多結晶シリコンなど、他の材質からなる膜でもよい。
【0052】
なお、図2(b)の不整層16bは図2(a)の寄生エピ層17の切削除去加工で新規に形成された結晶不整層である。なお、結晶不整層16は既に除去されている。
【0053】
(ハ)p型電界緩和領域3a1,3a2、3a3‥‥のイオン注入が終了したところで、基板をBHF溶液(緩衝フッ酸溶液)に浸漬して、表裏にあるすべてのSiO膜、つまりマスク膜とスルーSiO膜を除去する。続けて、基板を十分洗浄し、乾燥した後、活性化アニールを行い、図2(c)のように、前駆体領域11a1,11a2、11a3‥‥、11anを活性化させて、p型電界緩和領域3a1,3a2、3a3‥‥を形成する。
【0054】
この活性化アニールは高純度のカーボンサセプタの上に、基板表面が上を向く、つまりn型単結晶SiC基板1の裏面がサセプタを接するように置き、例えばアルゴン(Ar)等の高純度不活性ガス雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気のなかで、1600℃以上の温度で急速加熱処理を行うことで実施する。
【0055】
(ニ)p型電界緩和領域3a1,3a2、3a3‥‥の活性化が済んだところで、基板を十分洗浄・乾燥してから、基板の表裏面を1100℃、酸素雰囲気中で熱酸化(第1熱酸化)する。これにより、図3(a)に示すように基板表面に約40nmの熱酸化膜31を成長させる。続けて、基板表面にLPCVD法で緻密な耐酸化性膜、たとえばSi膜(以下SiN膜と略記)32を厚さ150〜400nmで成膜する。なお、第1熱酸化では、基板の裏面も酸化されるが、裏面は酸化速度の遅いSi面であるため、酸化膜の厚みは表面の約1/10と薄い。よって、この時点で、結晶不整層16bは依然として残されている。熱酸化膜31は、SiN膜32の強力な引っ張り応力で、基板1表面が損傷を受けるのを防止する役目を果たしている。
【0056】
基板表面にSiN膜32を成膜したところで、基板の裏面に付着したSiN膜をドライエッチングで除去する。続けて、基板裏面に成長した熱酸化膜を、BHF(緩衝フッ酸)溶液またはDHF(希釈フッ酸)溶液を用いたウエットエッチングで除去すると、図3(a)のような断面構造になる。
【0057】
(ホ)次に、基板を十分洗浄・乾燥してから、基板1を1160℃、酸素雰囲気中で熱酸化(第2熱酸化)する。これにより、図3(c)のように、基板裏面の結晶不整層16bを完全に酸化させ、熱酸化膜14に転化させる。このとき、表面のSiN膜32もやや酸化され、熱酸化膜33がわずかに成長する。
【0058】
この第2熱酸化は、第1の実施の形態においていくつかの重要な意味を持つので説明する。第1は、基板裏面のオーミック・コンタクトの低抵抗化を妨げる4要因のひとつである結晶不整層16b及び結晶不整層16をこの時点で消滅させている点である。これによって、オーミック電極9のコンタクト抵抗の低減が実現される。第2は、第2熱酸化は裏面に対する一種の犠牲酸化であり、熱酸化膜14直下のSiC基板の裏面に汚染層のない清浄表面を用意するともに、それを熱酸化膜14で保護する構造を作っていることである。この清浄表面、つまりSiC基板1と熱酸化膜14との界面は、後述するように、オーミック電極9母材の成膜直前まで維持される。第3は、第2酸化の後にも、表面の不純物領域3a1,3a2、3a3‥‥を保存している点ある。縦型SiCデバイスは、表面の酸化速度が裏面の酸化速度より高い属性をもつSiC基板1を用いているため、裏面の犠牲酸化(第2酸化)を行うと表面の各種不純物領域が酸化されて消失するため、これができない。本発明の第1の実施の形態では、裏面の犠牲酸化の前に表面に熱酸化防止膜32を配設して、裏面のみの選択的な犠牲酸化の実行を可能にしている。
【0059】
(へ)次に、基板の表裏両面に第2の熱酸化防止膜、例えばSiN膜34をLPCVDで堆積する。その直後に、基板の表面の第2の熱酸化防止膜(SiN膜)34と熱酸化膜33、SiN膜32をそれぞれドライエッチングで除去し、最後に熱酸化膜31をBHF溶液でエッチングし除去する。これにより、図3(c)のような構造が得られえる。
【0060】
裏面のSiN膜34はBHF溶液では容易には除去されないので、裏面のSiN膜34及び熱酸化膜14が除去されずに保存される。
【0061】
(ト)次に、基板を十分洗浄・乾燥してから、基板の表裏両面に1000℃、酸素雰囲気中で熱酸化(第3熱酸化)する。第3酸化の後、直ちに当該熱酸化膜(SiO)をBHF溶液で除去する。この熱酸化は、基板表面に10〜20nmのSiO膜が成長するよう行うのが好ましい。この熱酸化で起こる裏面のSiN34表面の酸化は僅かである。
【0062】
続けて、再び基板を十分洗浄してから、1000℃、ドライ酸素雰囲気で熱酸化(第4熱酸化)を行い、図4(a)に示すように基板1の表面に凡そ5〜20nm厚の熱酸化膜12を成長させる。そしてさらにこの上に、CVDなどの手段を用いて、例えば600nm厚の厚いSiO膜13を堆積する。これにより、図4(a)のような熱酸化膜12とCVD−SiO膜13からなる2層構造のフィールド絶縁膜5が形成される。
【0063】
(チ)次に、フォトリソグラフィで開口部6のパターンを有するフォトレジストマスクを基板表面に形成する。このマスクを用いてRIE等でドライエッチングを行い、フィールド絶縁膜5が貫通する少し前に終了する。その後、BHF溶液によるウエットエッチングに切り替え、開口部6を貫通させる(以下「ドライ及びウエットエッチング法」と称する)。
【0064】
フィールド絶縁膜5に開口部6が貫通してエピ層2の表面が露出したところで、基板を十分に濯ぎ乾燥させた後、基板を真空蒸着装置あるいはスパッタリング装置に装着し、基板表面全面に所望のショットキー電極材料を成膜する。もしショトッキー電極材料が、TiやAlのように、純水やフォトレジスト剥離液で酸化したり溶解したりしやすい材料の場合には、さらにこの膜の上に、反応防止用の導電膜、たとえば、白金(Pt)を厚み50nm〜150nmの範囲で連続成膜するとよい。成膜の済んだ基板を成膜装置から取り出したところで、基板を、超音波振動を加えながらフォトレジスト剥離液に浸漬し、表裏面のフォトレジストをきれいに取り除き、超純水で十分濯ぎ、乾燥させる。これにより、図4(b)に示すように、開口部6の底にショットキー電極7を自己整合的に配設することができる。
【0065】
(リ)続けて、DCマグネトロンスパッタリングなどの手段を用いて、基板表面全面に厚い表面配線材料を蒸着して、その後、同配線材料を周知のフォトリソグラフィとRIEなどのドライエッチング法を用いてパターニングして図4(c)に示すような表面配線8を形成する。表面配線材料としては、たとえば、50nm厚のTiと2μm厚のAlを連続蒸着した積層膜を用いることができる。
【0066】
(ヌ)次に、基板表面に保護用のフォトレジストを塗布してから、基板裏面を被覆していたSiN膜34と熱酸化膜14をドライエッチングとBHF溶液エッチングで除去する。ここで、露出した基板1裏面は、前述の(ホ)工程で形成した高品質、高不純物濃度、高清浄度の結晶面である。
【0067】
そして、基板を超純水で十分すすぎ、乾燥させた後、直ちに、基板裏面全面に電子ビーム蒸着やDCスパッタリングなどの成膜手段を用いて前述した所定の(たとえばAlまたはTi)オーミック電極9及び裏側面配線10の材料を所望の厚みだけ蒸着する。このようして、コンタクト抵抗を上昇させる4大要因の一つ「汚染層」のない裏面側オーミック電極/SiC界面が実現される。
【0068】
蒸着が終了したら、基板を専用のフォトレジスト・ストリッパ溶液に浸漬させ、基板表面に塗布した保護用フォトレジストを完全に剥離する。そして、基板を十分洗浄し、超純水で十分濯いでから乾燥させると図1に示した大電力ショットキーダイオードの最終構造になる。
【0069】
以上、詳しく説明したとおり、本発明の第1の実施の形態によれば、表面側の熱酸化速度が裏面の熱酸化速度より速い属性を示すSiC基板を用いて縦型炭化珪素半導体装置を製造する時、裏面のオーミック電極の形成においてコンタクト抵抗の低抵抗化を阻害する4大要因を総て排除した上でオーミック電極を形成することができる。つまり、第2の主表面(裏面)は、製造工程において形成される、オーミック電極9との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成している。よって、従来技術より、格段のコンタクト抵抗の低減が可能である。したがって、主たるデバイス構成要素を配設する基板表面の熱酸化速度が、基板裏面の熱酸化速度より速い属性を有するSiC基板を用いた縦型炭化珪素半導体装置の裏面に、極めて低抵抗のオーミック・コンタクトを実現することができる。
【0070】
オーミック電極9が接触する基板裏面は、寄生エピ層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の1つを排除することができる。
【0071】
オーミック電極9が接触する基板裏面は、結晶不整層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の1つを排除することができる。
【0072】
オーミック電極9が接触する基板裏面は、寄生固相反応層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の1つを排除することができる。
【0073】
オーミック電極9が接触する基板裏面は、汚染層を含まない結晶面を形成している。これにより、コンタクト抵抗の低抵抗化を阻害する要因の1つを排除することができる。
【0074】
SiC基板1は、表面を(000−1)面、裏面を(0001)Si面とする六方晶系炭化珪素基板である。これにより、表面の酸化速度が、裏面の酸化速度より速い属性を実現することができる。
【0075】
表面にエピ成長層(n型エピ層)2を成長させ、エピ成長層2上に物理損傷保護膜11を形成し、その後、エピ成長層2を成長させる際に同時に裏面に形成された寄生エピ層17を除去し、その後、物理損傷保護膜11を除去し、その後、裏面上にオーミック電極9を形成する。これにより、寄生エピ層を含まない基板裏側結晶面を形成することができる。
【0076】
表面に耐熱酸化保護膜(SiN膜)32を形成し、その後、裏面に形成された結晶不整層16、16bを熱酸化膜14に転化させ、その後、耐熱酸化保護膜32を除去し、その後、熱酸化膜14を除去し、その後、裏面上にオーミック電極9を形成する。これにより、結晶不整層16、16bを含まない基板裏側結晶面を形成することができる。
【0077】
裏面に固相反応防止膜(スルーSiO膜)で被覆し、その後、表面からイオン注入により不純物領域11a1〜anを形成し、その後、固相反応防止膜を除去し、その後、裏面上にオーミック電極9を形成する。これにより、寄生固相反応層を含まない基板裏側結晶面を形成することができる。
【0078】
表面に耐熱酸化保護膜(SiN膜)32を形成し、その後、裏面を熱酸化膜14で被覆し、熱酸化膜14を除去し、その直後、裏面上にオーミック電極9を形成する。これにより、汚染層を含まない基板裏側結晶面を形成することができる。
【0079】
実際、本発明の第1の実施の形態に基づいてショットキー電極面積が約1×1mmの縦型ショットキーダイオードを多数製作し、裏側面のオーミック電極のコンタクト抵抗値ρBCを測定したところ、全て10−6Ωcm台であり、平均値で3.3×10−6Ωcmであった。これにより、本発明の第1の実施の形態によれば、従来技術の問題であった「裏面オーミックコンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている(ρBC>10−2Ωcm)」という問題を解決していると言うことができる。
【0080】
<第2の実施の形態>
第1実施形態では2端子素子である縦型ショットキーダイオードを用いて本発明の実施例を説明したが、本発明はこのような単純な素子だけでなく、3端子以上で複数の不純物領域を有するもっと複雑な縦型デバイスにも何ら制限を受けることなく適用可能である。
【0081】
また、第1の実施の形態では、裏面のオーミック電極9を室温形成法で製作する場合を例にして説明したが、本発明は、室温形成法だけでなく、熱処理(PDA)法で製作したオーミック電極9のコンタクト抵抗を低減するのにも勿論、有効である。
【0082】
これを証明するために、第2の実施形態では本発明を3端子素子である縦型パワーMOSトランジスタに適用した例を説明する。このMOSトランジスタの裏面に形成されるドレイン電極(=オーミック電極)は熱処理型の電極とする。
【0083】
図5は、第2の実施の形態に係わる縦型パワーMOSFETsのユニットセル70を示す要部断面である。
【0084】
ユニットセル70とは素子領域の最小単位のことで、パワー素子ではこのユニットセルを縦横に多数並列配置して大電流化を図っている。なお、以下の説明ではユニットセル70には素子領域及びユニットセルの両方の意味が含まれるものとする。
【0085】
第2の実施の形態に係る縦型パワーMOSFETsは、第1の主表面(表面)と第2の主表面(裏面)とを備えるn型低抵抗単結晶4H−SiC基板(SiC基板)71と、SiC基板71の表面側に配置された主要素子要素群(72、73a、73b、74a、74b、75、76、77、78、82)と、SiC基板1の裏面に接する非熱処理型オーミック電極(ドレイン電極)81と、ドレイン電極81に接する裏面配線61とを有する。
【0086】
縦型パワーMOSFETsは、主要素子要素群(72、73a、73b、74a、74b、75、76、77、78、82)とドレイン電極81との間に流れる電流又は電圧を制御する。
【0087】
SiC基板71は、1×1019/cm以上の高いn型不純物濃度を有するn型単結晶SiC基板であり、SiC基板71の表面にはC面が露出し、裏面にはC面よりも物性的に一桁遅い酸化速度を有するSi面が露出している。
【0088】
ドレイン電極81は、高品位で高n型不純物濃度かつ高清浄度な属性を有するSiC基板71の裏面に接して設けられている。換言すれば、ドレイン電極81が接触している裏面は、縦型パワーMOSFETsの製造工程において形成される、接触抵抗を増大させる原因となる抵抗増大層を含まない。具体的には、裏面には、基板内部と同等の結晶性と高不純物濃度を備えた高品位の結晶面が露出しており、低抵抗オーミック・コンタクトの形成を阻害する4要因(寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層)がすべて取り除かれている。
【0089】
ドレイン電極81の形成は、熱処理法(Post Deposition Annealing)による。
【0090】
第2の実施の形態において、主要電極要素群(72、73a、73b、74a、74b、75、76、77、78、82)には、SiC基板71の表面に接する厚み10μm、窒素を5×1015/cm添加した高品質のn型エピ層72と、n型エピ層72の表層部所定領域に離間して形成されているp型ベース領域73a、73bと、p型ベース領域73a、73bの表層所定領域に配置されているn型ソース領域(=高濃度不純物領域)74a、74bと、p型ベース領域73a、73b及びn型ソース領域74a、74bにそれぞれ接触するソース電極80a、80bと、ソース電極80a、80bに接触する表面配線82と、p型ベース領域73a、73b上に配置されたゲート酸化膜75と、ゲート酸化膜75の上に配置されたゲート電極76と、ゲート電極76の周囲に配置された多結晶シリコン酸化膜77と、多結晶シリコン酸化膜77の外側に配置された層間絶縁膜78とが含まれる。
【0091】
型エピ層72表層の所定領域には、p型不純物の不純物濃度がn型エピ層72よりも高いp型ベース領域73a、73bが離間して形成されている。p型ベース領域73a、73bの一部であって、かつ、n型ソース領域74a、74bの外部表層には、p型不純物を高濃度に添加したp型ベース領域73aa、73bbが配設されている。p型ベース領域73aa、73bbは、p型ベース領域73a、73bとソース電極80a、80bが接する部分に配置されている。
【0092】
型エピ層72、p型ベース領域73a、73b、n型ソース領域74a、74bの不純物濃度はこの順序で大きくなるように設定されている。
【0093】
上記の不純物領域を形成したSiC基板の表面にはゲート酸化膜75が配置されている。ゲート酸化膜75の上には、導電性の多結晶シリコンからなるゲート電極76が設けられている。このゲート電極76の側面および上面には、多結晶シリコン酸化膜77が配設されている。ゲート酸化膜75および多結晶シリコン酸化膜77の上には層間絶縁膜78が成膜されている。
【0094】
ソース窓79a、79bは、層間絶縁膜78及びゲート酸化膜75に開口され、SiC基板表面のn型ソース領域74a,74b及びp型ベース領域73aa,73bbにまたがって貫通している。ソース窓79a、79bの底には導電性の加熱反応層(=ソース電極)80a、80bが配置されている。加熱反応層80a、80bはNiやCoなどの電極母材を加熱しSiCと固相反応させて生成する。この加熱反応層80a、80bはn型ソース領域74a,74bとp型ベース領域73aa,73bbの両極性領域に同時にオーミック・コンタクトを与える機能を備えている。
【0095】
一方、基板71の裏側面にある加熱反応層(=ドレイン電極)81は、MOSFETセルのドレインにオーミック・コンタクトを付与する役割を果たすもうひとつの加熱反応層である。この加熱反応層81もNiやCoなどの電極母材を加熱しSiCと固相反応させて生成する。
【0096】
表面配線82はn型ソース領域74a、74bやp型ベース領域73aa、73bbを、外部回路や同一基板上の他の回路要素に結線する機能を備える。表面配線82と加熱反応層80a、80bの間には、両導体間の付着力や接触抵抗、耐熱性、バリヤ性を改善する機能を有するTiやTiN、TaNなどの導電体を挿入することもできる。
【0097】
加熱反応層81の上にはダイボンディングを円滑に行うことを目的とした裏面配線61が置かれている。
【0098】
次に図6〜図10を参照して図5の4H−SiC基板を用いたMOSFETセルの製造方法を説明する。
【0099】
(A)はじめに、図6(a)に示すように、前記の(イ)工程の前半と同じようにして、基板表面(C面)に所望の厚み、例えば、約10μmのn型エピ層72をホモエピ成長させる。この時、図2(a)と同様にして、基板裏面(Si面)には結晶不整層16及び寄生エピ層17が形成されている。
【0100】
(B)つぎに、前記の(イ)工程の前半と同じようにして、基板裏面の寄生エピ層17を除去し、表面にアライメントマーク(非表示)を形成する。このように、第2の実施の形態でも、基板裏面に形成される、ドレイン電極81のコンタクト抵抗を増大させる4大要因の一つである「寄生エピ層17」を完全に除去している。これにより、寄生エピ層が原因で起こるコンタクト抵抗増大という問題を解決している。なお、寄生エピ層17を研削等で除去した際、結晶不整層16は同時に除かれるが、この除去工程によって新たな結晶不整層16bが導入される。
【0101】
基板71にn型エピ層72をホモエピ成長させたところで、高温選択イオン注入によってn型エピ層72内の所定領域にp型ベース領域73a、73b、n型ソース領域74a、74b、p型ベース領域73aa、73bbの前駆体領域をそれぞれ形成する。以下、この順で各領域を形成する場合を説明するが、本発明はこの順に限定されるものではなく、他の順序で形成してもよい。
【0102】
(C)まず、p型ベース領域73a、73bのイオン注入マスク91をつぎのようにして作製する。厚さ約1.5μmのSiO膜を、CVD法で基板71表面全面に堆積し、高濃度不純物領域の形成予定領域の上に堆積したSiO膜をフォトリソグラフィ(=フォトレジスト・パターニング)と前述のドライ及びウエットエッチング技術とで選択的に除去する。
【0103】
SiO膜のエッチングが済んだところで、基板71からフォトレジストを除去し、十分洗浄したあと、基板71表面に厚さ10〜30nmの薄いSiO膜を減圧化学的気相成長法(LPCVD)で堆積し、スルーSiO膜(非表示)とする。このとき結晶不整層16b上にも同様に保護膜としてのスルーSiO膜(非表示)が堆積される。
【0104】
イオン注入マスク91ができたところで、図6(b)のように、基板表面にAlイオンをイオン注入して、p型ベース領域73a、73bの前駆体領域93a、93bを形成する。このときのイオン注入条件の一例を示すと以下のとおりである。
【0105】
(p型ベース領域のイオン注入条件)
不純物 Alイオン
基板温度 750℃
加速電圧/ドース 360 keV/ 5×10−13 cm−3
750℃で上記のイオン注入を行うとき、基板71裏面にもスルーSiO膜(非表示)が形成されている。この膜が保護膜となって基板71裏面に加熱されたプラテンあるいはサセプタ面に存在する金属がSiC基板71裏面と接触して寄生的固相反応するのを防止することができる。なお、プラテン自体が金属でない場合でも、汚染物としてプラテンに付着している金属が固相反応を起こす。従来技術においては基板71表面に高温イオン注入を行う際、裏側のSi面で寄生固相反応層が形成されて、ドレイン電極81のコンタクト抵抗が高くなるという問題があった。しかし、第2の実施の形態では、保護膜としてのスルーSiO膜を裏面に形成してから基板表面に高温イオン注入することで、本工程で起きる寄生固相反応層の問題を解決している。
【0106】
ここでは固相反応を抑止する保護膜として、基板裏面に自動的に形成されたスルーSiO膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。この保護膜は上記機能を有していればSiO膜である必要はない。
【0107】
p型ベース領域の前駆体領域93a、93bを選択高温イオン注入し終えたところで、基板71表裏面のイオン注入マスク91とスルーSiO膜をBHF溶液で除去し、基板を十分洗浄する。表裏面のイオン注入マスク91やスルーSiO膜に付着していた金属粒子を含む汚染物はSiO膜とともに除去され、正常な基板表面が露出する。
【0108】
(D)続けて、前記の(B)工程とまったく同様の方法を用いて、前駆体領域93a、93b内の所定の領域に、n型ソース領域(74aと74b)の前駆体領域94a、94b及びp型ベース領域(73aa、73bb)の前駆体領域95a、95bをそれぞれ形成する。図6(c)はイオン注入マスク(SiO)92を用いてp型ベース領域73aa、73bbのイオン注入を行った後の断面形状を示している。むろん、上述と同様、基板71の表裏面にはスルーSiO膜(非表示)がLPCVDで形成されている。
【0109】
型ソース領域74a、74bとp型ベース領域73aa、73bbのイオン注入条件の一例を示すと次のとおりである。
【0110】
(n型ソース領域イオン注入条件)
イオン種 P+(リン)
注入温度 500℃
加速条件 40keV 5.0×1014 /cm
70keV 6.0×1014 /cm
100keV 1.0×1015 /cm
160keV 2.0×1015 /cm
(p型ベース領域イオン注入条件)
イオン種 Al+
注入温度 750℃
加速条件 30keV 1.0×1015 /cm
50keV 1.0×1015 /cm
70keV 2.0×1015 /cm
100keV 3.0×1015 /cm
MOSFETsの閾値電圧を制御するためにチャネルドーピングを行いたい場合、この後に、同様にして、n型不純物の選択高温イオン注入を行うようにするとよい。
【0111】
上記n型ソース領域74a、74bとp型ベース領域73aa、73bbの選択高温イオン注入に際しても、基板71の裏面にはスルーSiO膜が形成されている。よって、イオン注入装置のプラテンあるいはサセプタなどがSiC基板71裏面と接触して起きる寄生の固相反応は阻止される。すなわち、第2の実施の形態においても寄生固相反応層によって起こされる裏面(ドレイン電極)のコンタクト抵抗が増大するという問題を解決している。
【0112】
本工程では固相反応を抑止する保護膜として、基板裏面に自動的に形成されたスルーSiO膜を用いているが、別工程で専用の保護膜を裏面に形成した後、裏面に高温イオン注入するようにしてもよい。
【0113】
(E)上述したイオン注入がすべて終了したところで、基板71の表裏面上にあるすべてのイオン注入マスク、スルーSiO膜、保護膜をBHF溶液に浸漬して除去する。続けて、基板71を十分洗浄し、乾燥した後、活性化アニールを行い、基板71の表裏面にあるすべての前駆体領域を同時に活性化させる。これにより、p型ベース領域73aと73b、n型ソース領域74aと74b、及びp型ベース領域73aaと73bbが形成される。図7(a)はこの段階での基板71の構造を示している。
【0114】
上記の活性化アニールは、高純度のカーボンサセプタの上に基板71の表面が上を向く、つまり基板71の裏面がサセプタを接するように置き、高純度不活性ガス(例えばAr)雰囲気あるいは僅かにシランを含有する高純度不活性ガス雰囲気のなかで、1600℃以上の温度で急速加熱処理を行うことで実施する。
【0115】
(F)上記した総ての不純物領域の形成が済んだところで、基板71を十分洗浄・乾燥し、その後、基板71を1100℃、酸素雰囲気中で熱酸化(第1熱酸化)して、基板71表面に約100nmの熱酸化膜31を成長させる。続けて、基板71表面にLPCVD法で緻密な耐酸化性膜、たとえばSi膜(以下SiN膜と略記)32を厚さ150〜400nmで成膜する。第1熱酸化では、基板71の裏面も同時に酸化されるが、酸化速度の遅いSi面であるため、その厚みは表面の約1/10と薄く、この時点で、結晶不整層16bは依然として残されている。熱酸化膜31は、SiN膜32の強力な引っ張り応力で、基板71表面が損傷を受けるのを防止する役目を果たしている。
【0116】
基板71表面にSiN膜32を成膜したところで、基板71の裏面に付着したSiN膜をドライエッチングで除去し、つづいて、基板71裏面に僅かに成長した熱酸化膜を、BHF(緩衝フッ酸)溶液またはDHF(希釈フッ酸)溶液を用いたウエットエッチングで除去する。これにより、図7(b)に示す断面構造が得られる。
【0117】
(G)次に、基板71を十分洗浄・乾燥してから、基板71を1160℃、酸素雰囲気中で熱酸化(第2熱酸化)し、図7(c)のように、基板71裏面の結晶不整層16bを完全に酸化させ、熱酸化膜14に転化させる。このとき、表面のSiN膜32もやや酸化され、熱酸化膜33がわずかに成長する。
【0118】
このように、裏面のオーミック・コンタクトの低抵抗化を妨げる4要因のひとつである結晶不整層16b及び16がこの時点で消滅し、これによって、第2の実施の形態では、結晶不整層16b及び16によって裏面側オーミック電極のコンタクト抵抗が高くなるという問題を解決することができる。
【0119】
また、前述したように、この第2熱酸化は裏面に対する一種の犠牲酸化であり、熱酸化膜14直下のSiC裏面に汚染層のない清浄表面がこの段階で用意され、裏面オーミック電極形成まで保存している。
【0120】
(H)次に、基板71の表裏両面に第2の熱酸化防止膜、例えばSiN膜34をLPCVDで堆積した後、直ちに、基板71の表面の第2の熱酸化防止膜(SiN膜)34、熱酸化膜33、及びその下のSiN膜32をそれぞれドライエッチングで除去し、最後に熱酸化膜31をBHF溶液に浸漬し除去する。これにより、図8(a)に示す断面構造が得られる。
【0121】
次に、基板71を十分洗浄・乾燥してから、基板71を1000℃、酸素雰囲気中で熱酸化(第3熱酸化)し、酸化後、直ちに当該熱酸化膜(SiO)をBHF溶液で除去する。この熱酸化は、基板表面に10〜20nmのSiO膜が成長するよう行うのが好ましい。この熱酸化で起こるSiN膜34の酸化は僅かである。
【0122】
(I)続けて、再び基板を十分洗浄してから、1000℃、ドライ酸素雰囲気で熱酸化(第4熱酸化)して基板71の表面に凡そ5〜20nm厚の熱酸化膜12を成長させ、さらにこの上に、CVDなどの手段を用いて厚い(たとえば600nm厚)SiO膜13を堆積することにより、図8(b)のような熱酸化膜12とCVD酸化膜13からなる2層構造のフィールド絶縁膜5を形成する。
【0123】
(J)次に、周知のフォトリソグラフィと前述のドライ及びウェトエッチング法を用いて基板表面のフィールド絶縁膜5を選択エッチングし、フィールドと厚い酸化膜が除去された素子領域70を形成する。この時の素子領域70の構造は図8(a)と同じであるが、素子領域70以外の部分ではフィールド絶縁膜5が存在しており、SiC基板71全体の構造は同図とは異なっている。
【0124】
続けて、基板71を再び、十分洗浄するとともに、この洗浄の最終段階において、素子領域70の表面に生成した化学的酸化膜(SiO)を除去するためにBHF溶液に5秒〜10秒間浸す。そして、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域70の基板表面に所望の厚み(たとえばここでは40nm厚)のゲート酸化膜75を成長させる。このゲート酸化で裏面の熱酸化防止膜(SiN膜)34の表面もわずかに酸化されるがその厚みは微小なものである。ゲート酸化の条件としては、これに限定されるわけではないが、たとえば、温度900℃でのパイロ酸化が好ましい。
【0125】
次に、基板71の表裏面全面にシラン原料を用いたLPCVD法で、成長温度600℃〜700℃において厚み300〜400nmの多結晶シリコン膜84を成膜する。その後、塩素酸リン(POCl)と酸素を用いた周知の熱拡散法で、処理温度900℃〜950℃において多結晶シリコン膜84にP(リン)を添加して多結晶シリコン膜84に導電性を付与する。続けて、基板71表面にフォトレジストを塗布し、そして、フォトリソグラフィと、Cと酸素をエッチャントとした反応性イオンエッチング(RIE)を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、図8(c)に示すようにゲート電極76を形成する。
【0126】
(K)次に、エッチング後の基板71を十分洗浄して十分清浄化したところで、900℃のドライ酸素雰囲気で熱酸化させ、図9(a)に示すように、ゲート電極76及び裏面の多結晶シリコン膜84上に多結晶シリコンの熱酸化膜77、85を生成する。
【0127】
続けて、基板71の表面全面に層間絶縁膜78を堆積する。層間絶縁膜78としては、シランと酸素を原料としたAPCVDで形成した約1μm厚のSiO膜(NSG)あるいは更にリンを添加したリン珪酸ガラス(PSG)、更にこれにホウ素を添加したホウ素リン珪酸ガラス(BPSG)などが適しているが、これに限定されるものではい。この後、基板を通常の拡散炉に入れ、N雰囲気で数10分の穏やかな熱処理を行い、層間絶縁膜78を高密度化する。この時の熱処理温度は、ゲート酸化膜75の形成(熱酸化)温度より低い温度、たとえば、900℃〜1000℃の範囲で適宜選ばれる。
【0128】
(L)次に、周知のフォトリソグラフィとドライ及びウェットエッチング法を用いて、基板71表面側の層間絶縁膜78とゲート酸化膜75にソース窓79a、79b及びゲート窓を開口する。このとき基板裏面の熱酸化膜85も同時に除去される。なお、ゲート窓は、素子領域外にあるため非表示である。
【0129】
層間絶縁膜78とゲート酸化膜75のエッチングが終了した後、フォトレジストを残したままの基板71を超純水で十分すすぎ、乾燥させる。その後直ちに、電子ビーム蒸着あるいはDCマクネトロンスパッタリングなどの成膜手段で基板表面にオーミック・コンタクト用の電極母材を蒸着し、その後、フォトレジストを剥離する。これにより、図9(b)のように、ソース窓79a、79bとゲート窓の底部にのみ電極母材87a、87b(ゲート窓底部は非表示)を残した構造になる。電極母材としては、たとえば、50nm厚のNiあるいはCoなどを用いることができるが、他の所望の材料でも構わない。
【0130】
(M)次に、基板71を十分洗浄して乾燥させた後、表面全面に厚み1μm以上の保護用レジスト材(例えばフォトレジスト)を塗布する。そして、CFとOを用いたドライエッチングを行い、裏面側の多結晶シリコン膜84と熱酸化防止膜(SiN膜)34を完全に除去する。続けて、基板をBHF溶液に浸漬し、裏面の熱酸化膜14を除去して、基板71裏面に清浄な結晶面を露出させる。
【0131】
続けて、表面側に保護用レジスト材が付いている基板71を十分に濯ぎ、乾燥させたところで、基板を速やかに高真空に維持された蒸着装置の中に据え付け、基板裏面に所望の電極母材を蒸着する。この裏面電極母材として、たとえば、50〜150nm厚のNi膜やCo膜を用いることができる。このような方法で形成した基板71と裏面電極母材との界面は汚染層の無い理想的な界面である。この工程において、裏面のコンタクト抵抗を増大させる4大要因の一つである「汚染層」を除去するプロセスを完成している。
【0132】
裏面電極母材の成膜が終了したら、専用の剥離剤を用いて、基板表面の保護用レジストを完全に除去して、基板を十分洗浄し、乾燥させる。その後直ちに、急速加熱処理装置に設置して、高純度Ar雰囲気で1000℃、2分間の熱処理、つまりコンタクト・アニールを実施する。この熱処理によって、図10(a)に示すように、ソース窓とゲート窓の電極母材87a、87b(ゲート窓底部は非表示)や裏面電極母材がSiCと同時に固相反応して、基板表裏面に加熱反応層80a、80b(ゲート窓底部ゲート電極上の反応層は非表示)、81がそれぞれ形成される。これにより、ソースとドレインにオーミック・コンタクトが実現される。
【0133】
(N)コンタクト・アニールが終了したところで、基板を十分洗浄し、乾燥した後、表面全面にDCマグネトロンスパッタリングなどで表面配線母材、たとえばAlを成膜する。その後、周知のフォトリソグラフィとドライエッチング技術(RIEなど)とで表面配線母材をパターニングして、図10(b)に示すように表面配線82が形成される。その後、フォトレジストを剥離し、洗浄して乾燥する。
【0134】
なお、表面配線82とソースの加熱反応層80a、80bの間に、両導体の付着力や接触抵抗、耐熱性を改善する機能を有するTiやTiN、TaNなどの導電体を挿入することができる。この場合、TiやTiN、TaNなどの導電体材料を先に成膜してから上記表面配線母材を成膜するようにする。なお、表面配線母材がAlに場合には、Alと同じエッチャントガスでこれら材料も連続的にパターニングすることができる。
【0135】
(O)最後に、洗浄し乾燥した基板71の加熱反応層81全面に、DCマグネトロンスパッタリングなどの手段を用いて、ダイボンド実装などに使用する裏面配線材料を蒸着して、裏面配線61を形成する。これにより、図5に示した構造の縦型MOSFETセルが完成する。裏面配線材料の一例を挙げると、Ti(50nm厚)とNi(100nm厚)とAg(150nm厚)をこの順に積層したTi/Ni/Ag膜があるが、本発明はもちろんこれに限ったものではない。
【0136】
上記本発明半導体の構造及びその製造方法に基づいて素子領域70の面積が約0.25×0.25mmのパワーMOSFETsを多数製作したところ、良好なトランジスタ特性が得られた。裏面のオーミック電極であるドレイン電極81のコンタクト抵抗値ρBCを測定したところ、全て10−6Ωcm台であり、平均値で4.2×10−6Ωcmであった。したがって、第2の実施の形態は、従来技術の問題であった「裏面オーミックコンタクトがショットキー接触性を帯びたコンタクトになっていて、コンタクト抵抗が異常に高くなっている(ρBC>10−2Ωcm)。」という問題を解決していると言うことができる。
【0137】
<その他の実施の形態>
上記のように、本発明は、第1及び第2の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0138】
例えば、第1及び第2の実施の形態では、縦型ショットキーダイオードと縦型パワーMOSFETsを用いて本発明を詳しく説明したが、本発明はなにもこれに限定されるものではなく、裏側面にオーミック電極を有するすべての縦型炭化珪素半導体装置、たとえば、縦型pnダイオードや、縦型静電誘導トランジスタ(SIT)構造、縦型接合ドランジスタ、縦型絶縁ゲートバイポーラトランジスタ(IGBT)などに遍くに適用される。
【0139】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【0140】
【図1】本発明の第1の実施の形態に係るショットキーダイオードを示す要部断面図である。
【図2】図2(a)〜(c)は図1のショットキーダイオードの主要な製造工程を示す工程断面図である。
【図3】図3(a)〜(c)は図2(a)〜(c)に続く主要な製造工程を示す工程断面図である。
【図4】図4(a)〜(c)は図3(a)〜(c)に続く主要な製造工程を示す工程断面図である。
【図5】本発明の第2の実施の形態に係る縦型パワーMOSFETsを示す要部断面図である。
【図6】図6(a)〜(c)は図5の縦型パワーMOSFETsの主要な製造工程を示す工程断面図である。
【図7】図7(a)〜(c)は図6(a)〜(c)に続く主要な製造工程を示す工程断面図である。
【図8】図8(a)〜(c)は図7(a)〜(c)に続く主要な製造工程を示す工程断面図である。
【図9】図9(a)及び(b)は図8(a)〜(c)に続く主要な製造工程を示す工程断面図である。
【図10】図10(a)及び(b)は図9(a)及び(b)に続く主要な製造工程を示す工程断面図である。
【符号の説明】
【0141】
1、71…SiC基板(炭化珪素基板)
2、72…エピ成長層
3a1〜an…p型電界緩和領域
5…フィールド絶縁膜
6…開口部
7…ショットキー電極
8、82…表面配線
9…オーミック電極
10、61…裏面配線
11a1〜an、93a1〜an、94a1〜an、95a1〜an…前駆体領域
11、91…イオン注入マスク(物理損傷保護膜)
12、14、31、33、77、85…熱酸化膜
13…CVD酸化膜
16、16b…結晶不整層
17…寄生エピ層
32…熱酸化防止膜・SiN膜(耐熱酸化保護膜)
34…SiN膜
70…ユニットセル(素子領域)
73a、73b…p型ベース領域
73aa,73bb…p+型ベース領域
74a,74b…n型ソース領域
75…ゲート酸化膜
76…ゲート電極
78…層間絶縁膜
79a、79b…ソース窓
80a、80b…ソース電極(加熱反応層)
81…ドレイン電極(加熱反応層)
84…多結晶シリコン膜
87a、87b…電極母材




 

 


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