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発明の名称 半導体装置の製造方法および半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123662(P2007−123662A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2005−315797(P2005−315797)
出願日 平成17年10月31日(2005.10.31)
代理人 【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
発明者 生田目 俊秀 / 門島 勝 / 鳥海 明
要約 課題
金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させる技術を提供する。

解決手段
シリコン基板1の表面に酸化シリコン膜を堆積した後、酸化シリコン膜上にALD法によってHf−Al−N膜を堆積する。次に、900℃〜1000℃の非酸化性雰囲気中でシリコン基板1を急速アニールすることによって、緻密で誘電率の高いHf−Al−Si−O−N膜からなるゲート絶縁膜7を形成し、続いて酸素ラジカル雰囲気中でシリコン基板1を熱酸化処理することによって、ゲート絶縁膜7中の酸素欠損を低減する。
特許請求の範囲
【請求項1】
シリコン基板上にMISFETのゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する工程を含む半導体装置の製造方法であって、
前記シリコン基板上に前記ゲート絶縁膜を形成する工程は、
(a)前記シリコン基板の主面上に酸化シリコン膜を形成する工程と、
(b)前記酸化シリコン膜上に、原子層制御成膜法を用いて金属化合物膜を堆積する工程と、
(c)前記工程(b)の後、非酸化性雰囲気中で、前記シリコン基板の主面を急速アニール処理する工程と、
(d)前記工程(c)の後、酸素ラジカル雰囲気中で、前記シリコン基板の主面を熱酸化処理する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記工程(a)の後、前記工程(d)に先だって、前記工程(b)と前記工程(c)とを複数回繰り返すことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記金属化合物膜は、Hf−Al−N膜またはHf−N膜であることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】
前記工程(b)と前記工程(c)とを、熱処理装置のチャンバ内で連続して行うことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項5】
シリコン基板上に形成された金属化合物膜からなるゲート絶縁膜上にゲート電極が形成されたMISFETを有する半導体装置であって、
前記金属化合物膜からなる前記ゲート絶縁膜は、界面準位が1010cm−2オーダー以下であることを特徴とする半導体装置。
【請求項6】
前記金属化合物膜は、Hf化合物膜であることを特徴とする請求項5記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、酸化シリコンよりも誘電率が高い材料で構成されたゲート絶縁膜(高誘電率ゲート絶縁膜)を有するMISトランジスタを備えた半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【0002】
近年、半導体集積回路を構成するMISトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。しかし、ゲート酸化膜の膜厚が2nm程度まで薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって、シリコン基板中の電子がゲート酸化膜を通り抜けてゲート電極に逃げるゲートリーク現象が顕著になってくる。
【0003】
そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を(高誘電体膜の誘電率/酸化シリコン膜の誘電率)倍だけ厚くできるので、結果としてゲートリーク電流を低減することができるからである。高誘電体材料としては、Hf−O、Hf-Si-O、Hf-Si-O-N、Hf-Al-O、Hf-Al-O-Nなどのハフニウム化合物に代表される金属酸化物や金属酸窒化物が検討されている。
【0004】
非特許文献1(2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231)は、酸化ハフニウム(Hf−O)からなるゲート絶縁膜上にルテニウムなどの金属膜からなるゲート電極を形成したMISFETを開示している。
【非特許文献1】2005 Symposium on VSLI Technology Digest of Technical Papers p230-p231
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記した金属酸化物または金属酸窒化物系の高誘電率ゲート絶縁膜は、CVD(Chemical Vapor Deposition)法あるい原子層制御成膜(ALD:Atomic Layer Deposition)法を用いてシリコン基板上に堆積される。しかし、このようにして堆積された膜は、比較的密度が低いためにリーク電流が多く、かつ誘電率も低い。そこで、成膜後に750℃以上の高温アニールを行って、膜の緻密化および高誘電率化を図る必要がある。
【0006】
ところが、酸素を含む雰囲気中で上記の高温アニールを行った場合は、膜中の酸素の一部が解離してシリコン基板との界面でSi-O結合を形成する。その結果、ゲート絶縁膜の一部が酸化シリコン膜になるので、ゲート絶縁膜の誘電率が低下してしまう。一方、上記した界面におけるSi-O結合の形成を防ぐために、酸素を含まない雰囲気中で高温アニールを行った場合は、ゲート絶縁膜中の金属-O結合から酸素が脱離するために、膜中に酸素欠損が生じ、キャリア移動度の低下といったMISトランジスタの特性劣化を引き起こしてしまう。
【0007】
このように、シリコン基板上に形成する金属化合物系ゲート絶縁膜は、高誘電率化と酸素欠損の低減とを両立させることが困難であることが本発明者の検討によって明らかとなった。
【0008】
本発明の目的は、金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
本発明は、シリコン基板上にMISFETのゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する工程を含む半導体装置の製造方法であって、前記シリコン基板上に前記ゲート絶縁膜を形成する工程は、以下の工程を含んでいる。
(a)前記シリコン基板の主面上に酸化シリコン膜を形成する工程と、
(b)前記酸化シリコン膜上に、原子層制御成膜法を用いて金属化合物膜を堆積する工程と、
(c)前記工程(b)の後、非酸化性雰囲気中で、前記シリコン基板の主面を急速アニール処理する工程と、
(d)前記工程(c)の後、酸素ラジカルを含んだ雰囲気中で、前記シリコン基板の主面を熱処理する工程。
【0012】
上記した手段によれば、工程(c)の急速アニール処理によって、緻密で誘電率の高い金属化合物系ゲート絶縁膜が得られ、工程(d)の熱処理によって、このゲート絶縁膜中の酸素欠陥が低減されるので、高誘電率でしかも酸素欠損が低減された金属化合物系ゲート絶縁膜を形成することができる。
【発明の効果】
【0013】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0014】
金属化合物材料からなるゲート絶縁膜の高誘電率化と酸素欠損の低減とを両立させることができるので、MISトランジスタの微細化を推進することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0016】
本実施の形態によるMISトランジスタの製造方法を、図1〜図11を用いて工程順に説明する。
【0017】
まず、図1に示すように、例えばp型の単結晶シリコン基板1の主面に周知のSTI(Shallow Trench Isolation)技術を用いて素子分離溝2を形成する。次に、基板1のnチャネル型MISトランジスタ形成領域(図の左側。以下、nMIS形成領域という)にホウ素をイオン注入し、pチャネル型MISトランジスタ形成領域(図の右側。以下、pMIS形成領域という)にリンをイオン注入する。さらに、基板1のnMIS形成領域とpMIS形成領域とに、MISトランジスタのしきい値電圧を調整するための不純物をイオン注入する。続いて、基板1を熱処理し、上記不純物をシリコン基板1中に拡散させることによって、基板1の主面にp型ウエル3およびn型ウエル4を形成する。次に、フッ酸などのウェットエッチング液を用い、シリコン基板1(p型ウエル3およびn型ウエル4)の表面の自然酸化膜を除去することによって、シリコン面を露出させる。
【0018】
次に、図2に示すように、シリコン基板1(p型ウエル3およびn型ウエル4)の表面に膜厚0.6nm程度の薄い酸化シリコン膜5を堆積する。酸化シリコン膜5は、熱酸化法または化学溶液洗浄法を用いて堆積する。
【0019】
次に、図3に示すように、NH/Nガスと有機ハフニウム化合物と有機アルミニウム化合物とを用いた原子層制御成膜(ALD)法によって、酸化シリコン膜5上にHf−Al−N膜6を堆積する。有機ハフニウム化合物は、例えばTDMAH(Tetrakis-Dimethylamido-Hafnium)を用い、有機アルミニウム化合物は、例えばTMA(Trimethyl-Aluminum)を用いる。
【0020】
このとき、Hf−Al−N膜6は、1原子層〜2原子層程度の極めて薄い膜厚で堆積することが望ましい。図4は、シリコン基板1(p型ウエル3およびn型ウエル4)の表面に形成した酸化シリコン膜5の原子配列状態とその上部に堆積したHf−Al−N膜6の原子配列状態を模式的に示した図である。
【0021】
次に、シリコン基板1を図5に示すフラッシュアニール装置20のチャンバ21に搬入する。フラッシュアニール装置20のチャンバ21内には、ウエハ状のシリコン基板1を載せるサセプタ22が設置されている。このサセプタ22には、シリコン基板1を加熱するためのヒータ23が内蔵されている。また、サセプタ22の上方には、シリコン基板1の主面を急速アニールするためのXeフラッシュランプ23が設置されている。一方、チャンバ21の外部には、ラジカル供給部24が設置されている。このラジカル供給部24では、例えばオゾンを紫外線で分解することによって酸素ラジカルが生成される。また、ここで生成した酸素ラジカルは、配管25を通じてチャンバ21の内部に導入される。
【0022】
次に、チャンバ21の内部にNH/Nガスを導入することによって、チャンバ21の内部を非酸化性雰囲気に設定する。また、サセプタ22に内蔵されたヒータ23をONにして、サセプタ22上のシリコン基板1を250℃〜400℃に加熱する。
【0023】
次に、この状態でXeフラッシュランプ23をONにして、シリコン基板1の主面を約0.6秒で900℃〜1000℃まで急速アニールする。続いて、シリコン基板1を0.1秒間、この温度に保持した後、急冷させる。この急速アニール処理を行うと、酸化シリコン膜5中のSi-O結合およびHf−Al−N膜6中のHf−Al−N結合が再結合する。その結果、図6に示すように、シリコン基板1(p型ウエル3およびn型ウエル4)の主面上には、上記各原子がほぼ均一に分散されたHf−Al−Si−O−N膜からなるゲート絶縁膜7が形成される。
【0024】
このように、非酸化性雰囲気中において、酸化シリコン膜5とHf−Al−N膜6との積層膜を900℃〜1000℃程度まで急速アニールすることにより、緻密で誘電率の高いHf−Al−Si−O−N膜からなるゲート絶縁膜7が得られる。ただし、この急速アニールは、非酸化性雰囲気中で行われるため、Hf−Al−Si−O−N膜からなるゲート絶縁膜7中には、図7に示すように、酸素欠損8が生じる。
【0025】
そこで、次に、チャンバ21の内部を排気した後、ラジカル供給部24で生成した酸素ラジカルを、配管25を通じてチャンバ21の内部に導入する。そして、サセプタ22上のシリコン基板1を400℃程度に加熱し、約30秒間、ゲート絶縁膜7を熱酸化処理する。この熱酸化処理を行うことにより、ゲート絶縁膜7中に酸素が供給され、酸素欠損8が低減される。酸素ラジカルは、通常の酸素分子に比べて活性が高いので、400℃程度の比較的低い温度条件下での熱酸化処理によっても、ゲート絶縁膜7中の酸素欠損8を低減することができる。また、400℃程度の比較的低い温度条件下では、ゲート絶縁膜7とシリコン基板1との界面に酸化シリコン層が形成されることもない。これにより、高誘電率で、かつ実質的に酸素欠損8を有しないHf−Al−Si−O−N膜からなる界面準位が1010cm−2オーダー以下のゲート絶縁膜7が得られる。
【0026】
なお、上記のように、膜厚0.6nm程度の薄い酸化シリコン膜5上に1原子層〜2原子層程度の極めて薄いHf−Al−N膜6を堆積して形成したゲート絶縁膜7は、その膜厚が極めて薄い。従って、例えば1nm〜4nm程度のゲート絶縁膜7を形成したい場合は、Hf−Al−N膜6の堆積とその後の急速アニールとを複数回繰り返しながら、Hf−Al−N膜6の膜厚を増やし、最後に400℃程度の酸素ラジカル雰囲気中で熱酸化処理を行って膜中の酸素欠損8を低減する。この場合も、一回の堆積工程で堆積するHf−Al−N膜6の膜厚を1原子層〜2原子層程度まで薄くすることにより、その後の急速アニールにおいて、Hf−Al−Si−O−N膜の各構成原子を膜中にほぼ均一に分散させることができる。
【0027】
次に、図9に示すように、p型ウエル3の表面に形成されたゲート絶縁膜7上にnチャネル型MISトランジスタのゲート電極10nを形成する。また、n型ウエル3の表面に形成されたゲート絶縁膜7上にpチャネル型MISトランジスタのゲート電極10pを形成する。ゲート電極10nは、ゲート絶縁膜7上にスパッタリング法で堆積したHf膜またはAl膜などをパターニングして形成し、ゲート電極10pは、ゲート絶縁膜7上にスパッタリング法で堆積したコバルト(Co)膜またはニッケル(Ni)膜などをパターニングして形成する。
【0028】
次に、図10に示すように、p型ウエル3にリンまたはヒ素をイオン注入してn型半導体領域11を形成し、n型ウエル4にホウ素をイオン注入してp型半導体領域12を形成した後、ゲート電極10n、10pの側壁にサイドウォールスペーサ13を形成する。n型半導体領域11は、nチャネル型MISトランジスタをLDD(Lightly Doped Drain)構造にするために形成し、p型半導体領域12は、pチャネル型MISトランジスタをLDD構造にするために形成する。サイドウォールスペーサ13は、基板1上にCVD法またはALD法で酸化シリコン膜または酸窒化シリコン膜を堆積し、続いてこの酸化シリコン膜または酸窒化シリコン膜を異方性エッチングすることによって形成する。
【0029】
次に、図11に示すように、p型ウエル3にリンまたはヒ素をイオン注入し、n型ウエル4にホウ素をイオン注入した後、シリコン基板1を熱処理してこれらの不純物を拡散させることにより、p型ウエル3にn型半導体領域(ソース、ドレイン)14を形成し、n型ウエル4にp型半導体領域(ソース、ドレイン)15を形成する。ここまでの工程により、nチャネル型MISトランジスタ(Qn)、およびpチャネル型MISトランジスタ(Qp)が完成する。
【0030】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0031】
前記実施の形態では、Hf−Al−Si−O−N膜からなるゲート絶縁膜を例示したが、他のHf化合物膜からなるゲート絶縁膜を形成する場合にも適用することができる。例えば前記TDMAHを用いたALD法によって酸化シリコン膜上に1原子層〜2原子層程度のHf−N膜を堆積し、続いて前述した急速アニール処理を行うと、緻密で誘電率の高いHf−Si−O−N膜からなるゲート絶縁膜が得られる。次に、酸素ラジカル雰囲気中でこのゲート絶縁膜を熱酸化処理することにより、膜中の酸素欠損を低減することができる。
【0032】
前記実施の形態では、Hf化合物系ゲート絶縁膜の形成方法を例示したが、Hf化合物以外の金属化合物からなる高誘電率ゲート絶縁膜の形成にも適用することができる。
【産業上の利用可能性】
【0033】
本発明は、金属化合物材料からなる高誘電率ゲート絶縁膜を有するMISトランジスタの製造に適用することができる。
【図面の簡単な説明】
【0034】
【図1】本発明の一実施の形態であるMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図2】図1に続くMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図3】図2に続くMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図4】シリコン基板の表面に形成した酸化シリコン膜の原子配列状態とその上部に堆積したHf−Al−N膜の原子配列状態を模式的に示した図である。
【図5】ゲート絶縁膜の製造工程で用いるフラッシュアニール装置の概略図である。
【図6】本発明の一実施の形態であるMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図7】急速アニール処理によって得られたゲート絶縁膜の原子配列状態を模式的に示した図である。
【図8】酸素ラジカル雰囲気中での熱酸化処理によって得られたゲート絶縁膜の原子配列状態を模式的に示した図である。
【図9】図6に続くMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図10】図9に続くMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【図11】図10に続くMISトランジスタの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【0035】
1 シリコン基板
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 酸化シリコン膜
6 Hf−Al−N膜
7 ゲート絶縁膜
8 酸素欠損
10n、10p ゲート電極
11 n型半導体領域
12 p型半導体領域
13 サイドウォールスペーサ
14 n型半導体領域(ソース、ドレイン)
15 p型半導体領域(ソース、ドレイン)
20 フラッシュアニール装置
21 チャンバ
22 サセプタ
23 ヒータ
24 ラジカル供給部
25 配管
Qn nチャネル型MISトランジスタ
Qp pチャネル型MISトランジスタ




 

 


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