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絶縁ゲート電界効果トランジスタを用いた多入力CMOS増幅器と、それを用いた高利得多入力CMOS増幅器、高安定多入力CMOS増幅器、高利得高安定多入力CMOS増幅器、多入力CMOS差動増幅器 - 独立行政法人産業技術総合研究所
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発明の名称 絶縁ゲート電界効果トランジスタを用いた多入力CMOS増幅器と、それを用いた高利得多入力CMOS増幅器、高安定多入力CMOS増幅器、高利得高安定多入力CMOS増幅器、多入力CMOS差動増幅器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−104367(P2007−104367A)
公開日 平成19年4月19日(2007.4.19)
出願番号 特願2005−292078(P2005−292078)
出願日 平成17年10月5日(2005.10.5)
代理人
発明者 関川 敏弘 / 小池 帆平
要約 課題
増幅器の入力インピーダンスに制限を加えず、Vofsによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした絶縁ゲート電界効果トランジスタを用いた多入力CMOS増幅器と、それを用いた高利得多入力CMOS増幅器、高安定多入力CMOS増幅器、高利得高安定多入力CMOS増幅器、多入力CMOS差動増幅器を提供することにある。

解決手段
複数個のCMOSインバータを用い,その各出力端子を接続して一つの出力端子とし、各CMOSインバータの入力端子は同複数個の独立した入力端子として用いて多入力CMOS増幅器を構成する。CMOSインバータを偶数段接続することにより、各入力から見て反転出力であり、かつオープンループゲインの極めて大きな高利得多入力増幅器を実現する。さらに必要なら入力オフセット電圧の調整された上記増幅器を多段接続して高利得高安定多入力CMOS増幅器を構成する。
特許請求の範囲
【請求項1】
第一の絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースはそれぞれ第一の電源および第二の電源に接続し,またそれぞれのゲート電極を接続して入力端子とするCMOSインバータ増幅器を複数個接続してなる増幅器であって、それぞれのCMOSインバータ増幅器の入力端子をそれぞれ入力端子として用い、またそれぞれの出力端子を共通接続して一つの出力端子として用いることを特徴とする多入力CMOS増幅器。
【請求項2】
前記CMOSインバータ増幅器のそれぞれが同等の特性を有することを特徴とする請求項1記載の多入力CMOS増幅器。
【請求項3】
請求項1又は2記載の前記多入力CMOS増幅器を初段とし、その出力端子に反転出力を得、かつオープンループゲインを増大させるように他のCMOSインバータ増幅器を偶数段接続したことを特徴とする高利得多入力CMOS増幅器。
【請求項4】
前記初段のCMOS増幅器を構成する前記各CMOSインバータ増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を後段の前記CMOSインバータ増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする請求項3記載の高利得多入力CMOS増幅器。
【請求項5】
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項1又は2記載の多入力CMOS増幅器。
【請求項6】
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項3又は4記載の高利得多入力CMOS増幅器。
【請求項7】
請求項1又は2記載の第一の前記多入力CMOS増幅器の複数個の入力端子の内の一つと前記出力端子とを負帰還回路を通して接続し,他の前記入力端子は基準電位に保ち,前記出力端子にオフセット電圧調整電位を発生させるようにして負帰還増幅器を構成し、前記出力端子を前記第一の多入力CMOS増幅器と同等な特性を有する前記第二の多入力CMOS増幅器の、選択された入力端子に相当する前記入力端子に接続して前記第二の多入力CMOS増幅器の入力オフセット電圧を調整するように構成したことを特徴とする請求項1又は2記載の多入力CMOS増幅器。
【請求項8】
請求項3又は4記載の第一の前記高利得多入力CMOS増幅器の複数個の入力端子の内の一つと前記出力端子とを負帰還回路を通して接続し,他の前記入力端子は基準電位に保ち,前記出力端子にオフセット電圧調整電位を発生させるようにして負帰還増幅器を構成し,前記出力端子を前記第一の高利得多入力CMOS増幅器と同等な特性を有する前記第二の高利得多入力CMOS増幅器の、選択された入力端子に相当する前記入力端子に接続して前記第二の高利得多入力CMOS増幅器の入力オフセット電圧を調整するように構成したことを特徴とする請求項3又は4記載の高利得多入力CMOS増幅器。
【請求項9】
請求項5記載の前記多入力CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力CMOS増幅器。
【請求項10】
請求項6記載の前記高利得多入力CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力CMOS増幅器。
【請求項11】
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする請求項1、2、5および7のいずれか1項記載の多入力CMOS増幅器。
【請求項12】
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする請求項3、4、6および8のいずれか1項記載の高利得多入力CMOS増幅器。
【請求項13】
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする請求項9又は10項記載の高利得高安定多入力CMOS増幅器。
【請求項14】
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする請求項1、2、5、7および11のいずれか1項記載の多入力CMOS増幅器。
【請求項15】
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする請求項3、4、6、8および12のいずれか1項記載の高利得多入力CMOS増幅器。
【請求項16】
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする請求項9、10および13のいずれか1項記載の高利得高安定多入力CMOS増幅器。
【請求項17】
請求項1、2、5、7、11および14のいずれか1項記載の多入力CMOS増幅器、請求項3、4、6、8、12および15のいずれか1項記載の高利得多入力CMOS増幅器および請求項9、10、13および16のいずれか1項記載の高利得高安定多入力CMOS増幅器のいずれか1つの増幅器を奇数段従属接続したものと,偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする多入力CMOS差動増幅器。

発明の詳細な説明
【技術分野】
【0001】
本発明は絶縁ゲート電界効果トランジスタ、または四端子二重絶縁ゲート電界効果トランジスタを用いた、多入力CMOS増幅器と、それを用いた高利得多入力CMOS増幅器、高安定多入力CMOS増幅器、高利得高安定多入力CMOS増幅器、多入力CMOS差動増幅器に関する。
【背景技術】
【0002】
一般に図1に示すように導電形の異なる絶縁ゲート電界効果トランジスタ(MOST)2個を用い,P形のMOST(TP1)のソースは高電位の第一の電源(+Vs)に接続し、N形のMOST(TN1)のソースは低電位の第二の電源(−Vs)に接続し、互いのドレインを接続して出力端子(Vout)とし,また互いのゲートを接続して入力端子(Vin)とした回路は、いわゆるCMOSインバータと呼ばれている。このCMOSインバータは図2に模式的に示す入力−出力特性を有しており、出力電圧が高電位から低電位に遷移する入力電圧範囲においては利得(GAIN,ゲイン、反転出力なのでA>0として−Aで示す)がかなり大きく、この現象を利用して信号の増幅器として用いることが知られている(例えば、特許文献1〜4を参照)。
【0003】
ただし、図1では各TP1およびTN1のボディはそれぞれのソースに接続した場合を示す。もちろんそれぞれにバイアス電圧を与えて,しきい値電圧の値の制御などを行うことも良く知られている。このCMOSインバータを増幅器と見る観点から図3の記号で表すことにする。ただし、電源端子は省略してある。出力電圧Voutは入力オフセット電圧をVofsとすると図3の式のように表せる。さて、このCMOSインバータ増幅器を奇数個用い、これを図4のように多段(図では3個を例示する)接続すれば利得の極めて大きな(各段のゲインをA1、A2、およびA3とすればA=−A1*A2*A3となる)反転出力の増幅器が得られることも良く知られている。この利得をその増幅器のオープンループゲインと呼ぶ。このような極めて大きなオープンループゲインAを有する反転出力の増幅器は図5のような負帰還回路を追加すると負帰還回路の利得で定まる線形性の良い増幅器が得られることも良く知られている。すなわち、増幅器の出力と入力を接続している帰還インピーダンスをZf、信号入力端子と増幅器の入力を接続しているインピーダンスをZiとすれば、図5の増幅器の利得Gは1+Zf/Ziとなり、増幅器の利得の周波数特性はZfとZiの周波数特性で定まるが、簡単のためZf、Ziをそれぞれ純抵抗Rf、RiとするとG=1+Rf/Riとなる。
【0004】
【特許文献1】特開2003−297077号公報
【特許文献2】特開平05−291841号公報
【特許文献3】特開平09−260962号公報
【特許文献4】特開平05−235641号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ここで、利得Gを大きくするためには、Rfはあまり大きくすると寄生容量との時定数が大きくなり周波数特性を劣化させるからあまり大きくは出来ないのでRiを小さくせざるを得ない。しかし、図5の増幅器の入力インピーダンスはZi、純抵抗の場合はRiとなるので、この値があまり小さくなると信号入力側の回路の電流駆動能力などに与える負担が大きくなる欠点を生じる。MOSTrの入力インピーダンスが極めて高いことの利点が生かせなくなるわけである。この欠点は一つの出力端子に対応する入力端子が一つしかないため、図5の回路しか採用できないことにより生じている。
CMOSインバータを用いた増幅器は、例えば特許文献1〜4に提案されているがすべて一つの出力端子に対応する入力端子は一つであり、上記欠点を有する。
さらに、このような増幅器で問題となるのはいわゆる入力オフセット電圧Vofsが存在することである。すなわち、図2に示すように出力電圧が基準電位、この場合は接地電位(0V)、となる入力電圧はやはり基準電位に等しいことが理想であるが、製造プロセスによる変動などで必ずしも基準電位ではなく、基準電位から見てある値、Vofsだけずれてしまうのが普通である。Vofsは通常極めて小さくなるように設計されるが、それでも各段の利得だけ増幅されていくので最後には動作範囲を逸脱してしまう恐れがある。この悪影響は増幅段数の制限を生じ、必要なオープンループゲインを確保できない欠点につながる。
そのため、入力オフセット電圧調整が必要であるが入力端子が一つであると信号入力端子に入力オフセット電圧調整回路を入れなければならず、信号の品質に悪影響を及ぼす欠点を有する。
【0006】
本発明の目的は、増幅器の入力インピーダンスに制限を加えず、Vofsによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした、絶縁ゲート電界効果トランジスタを用いた多入力CMOS増幅器と、それを用いた高利得多入力CMOS増幅器、高安定多入力CMOS増幅器、高利得高安定多入力CMOS増幅器、多入力CMOS差動増幅器を提供することにある。
【課題を解決するための手段】
【0007】
上記CMOSインバータを用いた増幅器は、入力端子が一つしかないため、負帰還回路を信号入力端子と接続しなければならず、前述した欠点を生じていた。これを解決するため、本発明では複数個のCMOSインバータ増幅器を用い,その各出力端子を接続して一つの出力端子とし、各CMOSインバータ増幅器の入力端子は同複数個の独立した入力端子として用いて多入力CMOS増幅器を構成する。この場合,増幅器としてのオープンループゲインはCMOSインバータ増幅器自体のオープンループゲインより小さくなるが、この欠点は出力端子に新たにCMOSインバータ増幅器を偶数段従属接続することにより、各入力から見て反転出力であり、かつオープンループゲインの極めて大きな高利得多入力CMOS増幅器を実現する。さらに必要なら入力オフセット電圧の調整された上記多入力CMOS増幅器を多段接続し、オープンループゲインの一層の増大を図り、高利得高安定多入力CMOS増幅器を実現する。
【0008】
また、上記CMOSインバータをP形およびN形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを2個用い,各ドレインを接続して一つの出力端子とし、またそれぞれの第一および第二のゲートを互いに接続して一つの入力端子とした四端子二重絶縁ゲート電界効果トランジスタによるCMOSインバータに置き換えても良いことは無論である。さらに、上記P形およびN形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを2個用い,各ドレインを接続して一つの出力端子とし、またそれぞれの第一のゲートを接続して一つの入力端子とし,さらにそれぞれの第二のゲートはそれぞれしきい値電圧調整用の電源に接続されており、P形の四端子二重絶縁ゲート電界効果トランジスタのソースは高電位の電源に、N形の四端子二重絶縁ゲート電界効果トランジスタのソースは低電位の電源に接続されてなる四端子二重絶縁ゲート電界効果トランジスタによるCMOSインバータに置き換えることもできる。この利点は各段での四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧を独立に変化させることが出来る点にある。例えば、初段の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を後段のそれよりも大きくし、初段のオープンループゲインを後段より大きくし、後段のオフセット電圧の全体の増幅器に与える影響を小さくすることも出来るし,初段を多入力にしたことによるオープンループゲイン低下の影響を軽減できる。
【0009】
さらに、上記においてそれぞれの第二のゲートをしきい値電圧調整用の電源に接続する代わりに、それぞれを接続して第二の入力端子とした四端子二重絶縁ゲート電界効果トランジスタからなるCMOSインバータに置き換える。この場合例えば、上記二つの手段で二入力のCMOSインバータを実現するには素子4個が必要であったが、素子2個で済むと言うように、素子数を半分に減らせることが利点である。
さらにまた、上記複数個の入力端子を有する多入力CMOS増幅器の少なくとも一つを高入力インピーダンスの信号入力端子として用い、他の入力端子は負帰還回路構成のためやオフセット電圧調整回路構成のために用いて従来の欠点を除去する。
【0010】
具体的には以下の通りである。
(1)多入力CMOS増幅器は、
第一の絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースはそれぞれ第一の電源および第二の電源に接続し,またそれぞれのゲート電極を接続して入力端子とするCMOSインバータ増幅器を複数個接続してなる増幅器であって、それぞれのCMOSインバータ増幅器の入力端子をそれぞれ入力端子として用い、またそれぞれの出力端子を共通接続して一つの出力端子として用いることを特徴とする。
(2)上記(1)記載の多入力CMOS増幅器は、
前記CMOSインバータ増幅器のそれぞれが同等の特性を有することを特徴とする。
(3)高利得多入力CMOS増幅器は、
上記(1)又は(2)記載の前記多入力CMOS増幅器を初段とし、その出力端子に反転出力を得、かつオープンループゲインを増大させるように他のCMOSインバータ増幅器を偶数段接続したことを特徴とする。
(4)上記(3)記載の高利得多入力CMOS増幅器は、
前記初段のCMOS増幅器を構成する前記各CMOSインバータ増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を後段の前記CMOSインバータ増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする。
(5)上記(1)又は(2)記載の多入力CMOS増幅器は、
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。
(6)上記(3)又は(4)記載の高利得多入力CMOS増幅器は、
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。
【0011】
(7)上記(1)又は(2)記載の多入力CMOS増幅器は、
上記(1)又は(2)記載の第一の前記多入力CMOS増幅器の複数個の入力端子の内の一つと前記出力端子とを負帰還回路を通して接続し,他の前記入力端子は基準電位に保ち,前記出力端子にオフセット電圧調整電位を発生させるようにして負帰還増幅器を構成し、前記出力端子を前記第一の多入力CMOS増幅器と同等な特性を有する前記第二の多入力CMOS増幅器の、選択された入力端子に相当する前記入力端子に接続して前記第二の多入力CMOS増幅器の入力オフセット電圧を調整するように構成したことを特徴とする。
(8)上記(3)又は(4)記載の高利得多入力CMOS増幅器は、
上記(3)又は(4)記載の第一の前記高利得多入力CMOS増幅器の複数個の入力端子の内の一つと前記出力端子とを負帰還回路を通して接続し,他の前記入力端子は基準電位に保ち,前記出力端子にオフセット電圧調整電位を発生させるようにして負帰還増幅器を構成し,前記出力端子を前記第一の高利得多入力CMOS増幅器と同等な特性を有する前記第二の高利得多入力CMOS増幅器の、選択された入力端子に相当する前記入力端子に接続して前記第二の高利得多入力CMOS増幅器の入力オフセット電圧を調整するように構成したことを特徴とする。
(9)高利得高安定多入力CMOS増幅器は、
上記(5)記載の前記多入力CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。
(10)高利得高安定多入力CMOS増幅器は、
上記(6)記載の前記高利得多入力CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。
(11)上記(1)、(2)、(5)および(7)のいずれか1項記載の多入力CMOS増幅器は、
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする。
(12)上記(3)、(4)、(6)および(8)のいずれか1項記載の高利得多入力CMOS増幅器は、
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする。
【0012】
(13)上記(9)又は(10)項記載の高利得高安定多入力CMOS増幅器は、
前記入力端子を3個以上とし,少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、他の前記入力端子の一つを負帰還回路からの帰還信号の入力端子としたことを特徴とする。
(14)上記(1)、(2)、(5)、(7)および(11)のいずれか1項記載の多入力CMOS増幅器は、
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする。
(15)上記(3)、(4)、(6)、(8)および(12)のいずれか1項記載の高利得多入力CMOS増幅器は、
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする。
(16)上記(9)、(10)および(13)のいずれか1項記載の高利得高安定多入力CMOS増幅器は、
すべての前記CMOSインバータ増幅器を、第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、それぞれのソースをそれぞれ第一の電源および第二の電源に接続し,それぞれの第一のゲート電極を接続して入力端子とし、それぞれの第二のゲートをそれぞれしきい値電圧調整のための電源に接続してなるCMOSインバータ増幅器に置き換えたことを特徴とする。
(17)多入力CMOS差動増幅器は、
上記(1)、(2)、(5)、(7)、(11)および(14)のいずれか1項記載の多入力CMOS増幅器、上記(3)、(4)、(6)、(8)、(12)および(15)のいずれか1項記載の高利得多入力CMOS増幅器および上記(9)、(10)、(13)および(16)のいずれか1項記載の高利得高安定多入力CMOS増幅器のいずれか1つの増幅器を奇数段従属接続したものと,偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする。
【発明の効果】
【0013】
CMOSインバータ増幅器は図3の増幅器の記号で表すことにする。三角形の内部の入力端子部分につけられている「−」記号は反転出力が得られることを示している。この場合入力オフセット電圧をVofsとすれば、小信号入力電圧Vinに対し、出力電圧Voutは、Vout = −A( Vin − Vofs )で表せる。この増幅器の出力インピーダンスは小さくできるがゼロではなく有限の値(これを簡単のため純抵抗とする)を有するのが普通である。さて、本発明ではこのようなCMOSインバータ増幅器を複数個用意し,各々の出力を接続して一つの出力端子とし、各入力はそれぞれ独立な複数個の入力端子とする図6に示す多入力CMOS増幅器を構成する。具体的な回路図を簡単のためn=2の場合を例にとって,図7に示す。図6で、任意のj番目(j=1、2、….、n)の多入力CMOS増幅器のオープンループゲインをAj、出力インピーダンスをRoj、入力電圧をVinj、入力オフセット電圧をVofsjとすると、出力電圧Voutは、
Vout = −K1*A1*(Vin1−Vofs1)−K2*A2*(Vin2−Vofs2)− ・・・・−Kn*An*(Vinn−Vofsn) (n>1) ・・・・ (1)
と表せる。
【0014】
ここで、K1、K2、・・・・ 、Knは
Kj = Roj/(Ro1+Ro2+・・・+Roj+・・・・+Ron), (j=1,2,・・・,n)
である。Kj(j=1,2,・・・,,n)は1より小さいので、各入力から見たオープンループゲインは小さくなる。しかし、これは後段に同様なCMOSインバータ増幅器を従属接続することで回避できる。さて、図6で特に特性の同一のCMOSインバータ増幅器を用いれば,
Vout = −(1/n)*A*(Vin1−Vofs)−(1/n)*A*(Vin2−Vofs)− ・・・ −(1/n)*A*(Vinn−Vofs),
A=A1=A2=・・・=An; Vofs=Vofs1=Vofs2=・・・=Vofsn ・・・・ (2)
となり、各入力から見たオープンループゲインは1/nとなるが、後段に同様CMOSインバータ増幅器を従属接続、例えば図8のように2段目、3段目を接続したとするとオープンループゲインはA*A*A/nとなる。Aは通常nよりは十分大きいと考えられるのでこれにより十分大きなオープンループゲインGを有する高利得多入力CMOS増幅器が得られる。以後、図6や図8など本発明の多入力CMOS増幅器または高利得多入力CMOS増幅器を図9に示す記号で統一して表すことにする。また、オープンループゲインG、A、A1、A2などは十分大きな値とする。
【0015】
さて、このように複数個の入力端子を有する増幅器が得られたので、例えば図10に示すように1番目の入力端子にこの多入力CMOS増幅器または高利得多入力CMOS増幅器の入力オフセット電圧をゼロ、すなわち他のすべての入力端子の入力電圧が基準電位に等しい時、出力電圧が基準電位となるような電位Vaを与えることが出来る。すなわち,式(1)から分かるように
Va = Vofs1+(K2*A2*Vofs2+・・・+Kn*An*Vofsn)/(K1*A1) ・・・ (3)
とすれば良い。すなわち、一番目以外の入力端子全てに基準電位、0Vを与えた時,出力電圧を0Vとすることが出来る。特に特性の同一な増幅器を用いた場合は、
Va = n*Vofs ・・・(4)
とすれば良い。その他の入力端子は高入力インピーダンスを有する信号入力端子として用いることが出来る。図10において、丸記号とVaで上記Vaなる電位を有する電源、GRDは基準電位の回路ノード、この場合は接地を示す。
【0016】
上記のような、(3)式または(4)式で示した電位は同じ多入力CMOS増幅器または高利得多入力CMOS増幅器を用いて発生させることが出来る。図11に示されるように、例えば一番目の入力端子と出力端子とを負帰還回路を通して接続し負帰還増幅器を構成し、その他,2番目からn番目の入力端子を基準電位、この場合は接地電位(0V)に接続し、さらに負帰還回路のインピーダンス、Zg、Zfを調節してこの増幅器の利得を(K1*A1 − 1)/(K1*A1)とすると、出力電圧Voutは
Vout = (K1*A1*Vofs1+K2*A2*Vofs2+・・・+Kn*An*Vofsn)/( K1*A1)
となる。これは、(3)式の右辺に等しい。そこで、図12に示すように、同じ回路構成の多入力CMOS増幅器または高利得多入力CMOS増幅器である増幅器1および増幅器2を用い,増幅器1は図11と同じ接続とし,その出力Vout1を増幅器2の1番目の入力に印加すれば、その増幅器2の入力オフセット電圧をゼロにすることが出来ることになる。これら二つの増幅器を同じ半導体チップ上に作製すれば,温度変化などによる特性の変動は同じであるので極めて安定して入力オフセット電圧がゼロに調整された増幅器が構成できる。さらに必要ならこれら入力オフセット電圧のゼロに調整された増幅器を図13のように多段接続して、動作範囲の安定した、かつオープンループゲインの極めて大きな高利得高安定多入力CMOS増幅器を構成できる。この場合、図に示したように後段の増幅器の入力端子数は2でも十分であるし、あるいは、入力オフセット調整用端子に用いた以外の入力端子を共通接続して前段の出力端子と接続することでも良い。なお、図13において、Va1、Va2、およびVa3で示した電源はそれぞれの増幅器の、入力オフセット調整用電源であり、GRDは基準電位の回路ノードである。このように、多段接続された各増幅器の入力オフセット電圧が各段でそれぞれ調整されていることは増幅器の出力電圧がどちらかの電源電圧にラッチされてしまうなどの欠点を回避できるので重要である。なお、入力オフセット電圧の増幅器全体の特性に及ぼす影響は後段の増幅器のものほど小さくなるので場合によっては後段の入力オフセット電圧調整電源を省略することも出来る。これらの増幅器も記号は図9を用いることにする。
【0017】
以上説明した多入力CMOS増幅器または高利得多入力CMOS増幅器または高利得高安定多入力CMOS増幅器において,n>2の場合は、他の入力端子の一つを図14のように破線で囲まれた部分の負帰還回路からの帰還信号入力として用いることが出来る。なお、ZfおよびZiは負帰還回路を構成するインピーダンスであり、負帰還回路の一例を示している。
上記で述べた通常の絶縁ゲート電界効果トランジスタの代わりにP形、N形の四端子二重絶縁ゲート電界効果トランジスタXTP1およびXTN1を用い,図15のように各々の第二ゲートをしきい値電圧調整用電源VptcおよびVntcにそれぞれ接続して、CMOSインバータ増幅器を構成することも出来る。この場合,しきい値電圧の絶対値が大きい増幅器はオープンループゲインが大きいので,多入力端子を有する上記各種多入力CMOS増幅器の初段を構成するのに用いると初段のオープンループゲインの低下を軽減できる。しかし、しきい値電圧絶対値が大きい増幅器は負荷駆動能力が低下するので、後段の増幅器はしきい値電圧の絶対値を小さくしてこれを補うようにする。最終段にこれを用いれば負荷駆動能力を高める効果は特に大きい。また、しきい値電圧を動的に制御して,例えば、無信号時などの待機時や未使用時のときはしきい値電圧の絶対値を大きくして,CMOSインバータに流れる貫通電流を極めて小さくすることが出来る。
【0018】
しきい値電圧の制御は通常の絶縁ゲート電界効果トランジスタでも可能で,ボディバイアスを可変にすることで出来るが、ソース,またはドレインとボディ間にはPN接合があることに注意しなければならない。すなわち、これをあまり順バイアスにすることが出来ないのでしきい値電圧制御範囲が四端子二重絶縁ゲート電界効果トランジスタを用いた場合より狭くなるし、ボディとソース間のリーク電流が増加する欠点を有する。しかし、四端子二重絶縁ゲート電界効果トランジスタを用いればこの制限は軽減できる利点がある。また、ゲートリーク電流は前者に比べて極めて小さくできる。
【0019】
さらに、図16のようにP形、N形の四端子二重絶縁ゲート電界効果トランジスタXTP1およびXTN1を用い,各々の第二ゲートを接続して、第二の入力端子とする増幅器も構成できる。この場合、各四端子二重絶縁ゲート電界効果トランジスタ第一ゲートと第二ゲートは同等と見なせる、あるいはそのように構成することができるので、図16の増幅器の第一入力端子と第二入力端子から見た特性は同等である。すなわち、P形、N形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個で二入力のCMOS増幅器が構成でき、これは通常の絶縁ゲート電界効果トランジスタを用いた場合より素子数が半分で済むと言う利点となる。この増幅器を上記で述べた,本発明の通常の絶縁ゲート電界効果トランジスタの代わりに用いることができるのはもちろんである。図16の回路構成を図17の記号で表すことにする。そこで、図18のように、一方の入力端子に入力オフセット電圧調整用の電源Vaを接続すれば、入力オフセット電圧が調整された一入力のCMOS増幅器が構成できる。したがって、これを複数個用い出力端子を共通にして接続すれば、図19に示す入力オフセット電圧が調整された多入力CMOS増幅器が構成できる。図において、Va1、Va2、 ・・・・、Vanはそれぞれの増幅器に対する入力オフセット電圧調整用の電源を示す。また図20のように、これらを多段従属接続すれば動作範囲の安定したオープンループゲインの極めて大きな高利得高安定多入力CMOS増幅器が構成可能である。初段に図19に示す多入力CMOS増幅器を用いても良いこと無論である。
【0020】
上記では反転出力の各種多入力CMOS増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良い。
そこで、図21(簡単のため信号入力端子は一個の場合を示したが必要なら複数個にしても良い)のように偶数段接続した増幅器(図では2個)と奇数段接続した増幅器(図では一個)をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し,その出力を接続して新たな出力端子とすれば近似的な多入力差動増幅器が得られる。
また、CMOSインバータは最も高速で動作する回路であり,これを用いた増幅器は高いカットオフ周波数を持たせることが出来る。また電源電圧が小さくても動作可能であり,将来の素子微細化による電源電圧の低電圧化に対応し易いし、またより高いカットオフ周波数を有するように出来る。さらに、基本回路が同じCMOSインバータであるからディジタル回路とアナログ回路の混載が容易である。
【発明を実施するための最良の形態】
【0021】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例】
【0022】
本発明の第1の実施例を図6に示す。図6は、本発明のCMOSインバータからなる多入力CMOS増幅器回路図である。P形およびN形の絶縁ゲート電界効果トランジスタTP1およびTN1を用い,それぞれのドレインを接続して出力端子とし、TP1のソースは第一の電源に、またTN1のソースは第二の電源に接続し、またそれぞれのゲート電極を接続して入力端子とする図1のCMOSインバータを増幅器と見て図2の記号で表すCMOSインバータ増幅器複数個からなる増幅器であって、それぞれのCMOSインバータの入力端子を同複数個の入力端子として用い、またそれぞれの出力端子を共通接続して一つの出力端子として用いて、複数個の入力端子と一つの出力端子を有する多入力CMOS増幅器を示している。図7は個数を2個とした場合の具体的回路の例を示している。さらに、これら複数個のCMOSインバータをそれぞれ同等の特性、すなわち、P形どうしN形どうしでそれぞれ同じ構造の絶縁ゲート電界効果トランジスタを用いれば、各CMOSインバータ増幅器は同等の特性(例えば、オープンループゲイン、入力オフセット電圧、電流駆動能力などに極端な違いがないこと)となるので、それぞれ同等の特性の入力端子と見なせる多入力端子を有する多入力CMOS増幅器が得られる。上記において,第一の電源の電位を+Vss(Vss>0)とし、第二の電源の電位を−Vssとする二電源回路で示しているが一電源でも差し支えない。図6または図7の場合、図示されてはいないが基準電位は接地(GND)の電位であり、その値は0Vである。
【0023】
また、上記のように構成した多入力CMOS増幅器のオープンループゲインは、CMOSインバータ増幅器のオープンループゲインよりも小さくなるが、本発明の第二の実施例である図8のようにCMOSインバータ増幅器を複数段(図では2段の場合を例示する)従属接続すれば、十分な大きさのオープンループゲインを有する高利得多入力CMOS増幅器が得られる。
図8は、図6の回路の出力を増幅するようにした高利得多入力CMOS増幅器回路図である。
ここで、初段のCMOSインバータを構成する各電界効果トランジスタのしきい値電圧の絶対値を後段のCMOSインバータを構成する各電界効果トランジスタのそれよりも大きくして、初段の各CMOSインバータのオープンループゲインを高め、初段で用いた各CMOSインバータの出力端子を共通接続したことによる初段のオープンループゲインの低下を軽減することが出来る。以上のようにして得られた多入力、反転出力で、十分大きなオープンループゲインAを有する高利得多入力CMOS増幅器や図6の多入力CMOS増幅器を図9に示す記号で表すことにする。
【0024】
図10は本発明の第三の実施例である。
図10は、1つの入力端子に入力オフセット電圧調整用電圧を印加するようにした高安定多入力CMOS増幅器の回路図である。
図6の多入力CMOS増幅器の入力端子の任意の一つ、図10では1番目、をこの増幅器の入力オフセット電圧を調整するための電源Vaを接続するための端子として用いている。入力オフセット電圧をゼロとするように調整する場合、すなわち、他の全ての入力端子に基準電位(0V)を与えた場合に出力電圧も基準電位となるようにするには、例えば,式(3)または式(4)に示した電位に電源Vaを調節すれば良い。また、別の電位を与えて意図的に入力オフセット電圧を大きくし,出力電圧が高電位から低電位に遷移する入力電圧範囲を変化させることも出来る。そうすると、増幅器の機能を発揮させたり、停止させたりを制御できることになる。また、以上の実施例では増幅器の動作点、すなわち入力および出力の直流バイアス点は基準電位(0V)であった。この直流バイアス点は基準電位以外に設定することも可能である。例えば,図2で出力電圧が+VsからーVsに変化し始める部分など、入力電圧に対する出力電圧の変化が線形ではなく,非線形性の強いところに出力の直流バイアス点を設定し、二つの異なる信号周波数をもつ信号をそれぞれの入力端子(同じ入力端子でも良いが、別々の方が入力回路に与える相互干渉は少ない)に印加すれば、二つの信号のいわゆる混合器や周波数変換器として動作させることが出来る。図8の高利得多入力CMOS増幅器の場合でも調整はより困難となるが同様なことは出来る。
【0025】
図12は本発明の第四の実施例を示す。同じ特性の図6に示す多入力CMOS増幅器を2個用い,一方の増幅器1を図11で示した入力オフセット電圧調整のための電位発生に用い、これを他方の増幅器2の対応する入力端子、すなわち入力オフセット電圧調整用の端子に接続し、他の入力端子は信号入力に用いる。
図13は本発明の第五の実施例を示す。
図13は、図10または図12の回路を多段積みした高利得高安定多入力CMOS増幅器増幅器回路図である。
図10または図12の入力オフセット電圧をゼロとするように調整された増幅器を奇数個用いて多段従属接続すれば、動作範囲の安定した、かつ反転出力でオープンループゲインの極めて大きな高利得高安定多入力CMOS増幅器を構成できる。ただし、初段以外の増幅器の入力端子は2個あれば十分である。
図14は本発明の第六の実施例を示す。以上述べた,本発明の実施例において,入力端子数が3個以上の場合、一つを入力オフセット電圧調整用の端子として用い,他の一つを負帰還回路からの帰還信号入力に用い,さらに残りの入力端子を信号入力に用いている。このようにすると、負帰還回路で定まる利得を有し,オフセット電圧の調整された増幅器が構成できる。
【0026】
図15は、通常の絶縁ゲート電界効果トランジスタの代わりにP形およびN形の四端子二重絶縁ゲート電界効果トランジスタXTP1およびXTN1を用い、それぞれの第一ゲートを接続して入力端子とし、それぞれの第二ゲートはそれぞれのしきい値電圧を調整するための電源、VptcおよびVntcにそれぞれ接続してなるCMOSインバータを構成した例を示している。この四端子二重絶縁ゲート電界効果トランジスタによるCMOSインバータを上記に述べた第一から第六の実施例でのCMOSインバータの代わりに用いることも出来る。この場合,それぞれの四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧はその第二ゲートに印加する電位で制御できるので、オープンループゲインを各段で変化させたり,増幅器としての動作を停止させたりが出来、またそのためのゲートリーク電流は通常の絶縁ゲート電界効果トランジスタのボディバイアス制御より少なく、印加できる電圧範囲の極性による制限はないという利点がある。
【0027】
図16は本発明の第七の実施例である。P形およびN形の四端子二重絶縁ゲート電界効果トランジスタXTP1およびXTN1を用い、それぞれのドレインを接続して出力端子Voutとし,それぞれの第一ゲートを接続して第一の入力端子Vin1とし、またそれぞれの第二ゲートを接続して第二の入力端子Vin2とし、さらにP形の四端子二重絶縁ゲート電界効果トランジスタのソースは電位の高い第一の電源+Vsに接続し, N形の四端子二重絶縁ゲート電界効果トランジスタのドレインは電位の低い第二の電源−Vsに接続すれば、P形およびN形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個のみを用いて入力端子2個のCMOS増幅器が得られる。この利点は素子数の低減ができることにある。この構成のCMOS増幅器を第1ないし第6の実施例の従来の絶縁ゲート電界効果トランジスタによる多入力CMOS増幅器と置き換えることが出来き、それら各構成の素子数の低減が期待できる。
図18は本発明の第八の実施例である。図16および図17の記号で示す二入力CMOS増幅器の一方の入力端子を、入力オフセット電圧を調整する電源Vaに接続し,他方を信号入力に用いる四端子二重絶縁ゲート電界効果トランジスタによるCMOS増幅器である。
【0028】
図19は本発明の第九の実施例である。図18に示す四端子二重絶縁ゲート電界効果トランジスタによるCMOS増幅器を複数個用い,各出力を共通に接続して一つの新たな出力端子Voutが構成され,同複数個の入力端子を有し、の入力オフセット電圧が調整された四端子二重絶縁ゲート電界効果トランジスタによる多入力CMOS増幅器である。
図20は本発明の第十の実施例である。図19の多入力CMOS増幅器を初段とし、図18のCMOS増幅器を偶数個従属接続してオープンループゲインが増大され、かつ反転出力で動作範囲の安定したCMOS増幅器を示す。図では初段の信号入力端子は一つで,後段の多入力CMOS増幅器の信号入力端子は互いに接続して一入力とした場合を例として示す。
図21は本発明の第十一の実施例を示す。以上の実施例では反転出力の増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良い。
そこで、偶数段接続した増幅器(図では2個)と奇数段接続した増幅器(図では一個)をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し,その出力を接続して新たな出力端子とすれば近似的なCMOS差動増幅器が得られる。この際、各段の入力オフセット電圧が調整されている方が動作をより安定化できるのでVa1、Va2、Va3でそれぞれの増幅器のオフセット電圧を調整する例を示した。図では信号入力端子が一個の場合を示したが必要なら複数個にして多入力CMOS差動増幅器とすることも出来る。
【図面の簡単な説明】
【0029】
【図1】従来のCMOSインバータ回路図である。
【図2】図1の回路の入力−出力特性図である。
【図3】従来のCMOSインバータ回路の記号表示である。
【図4】従来の反転増幅器回路図である。
【図5】従来の負帰還回路を有する反転増幅器回路図である。
【図6】本発明のCMOSインバータからなる多入力CMOS増幅器回路図である。
【図7】図6の具体例の回路図である。
【図8】図6の回路の出力を増幅するようにした高利得多入力CMOS増幅器回路図である。
【図9】図6および図8の回路の記号表示図である。
【図10】1つの入力端子に入力オフセット電圧調整用電圧を印加するようにした高安定多入力CMOS増幅器の回路図である。
【図11】図9において、負帰還回路を追加した回路図である。
【図12】図11の回路を用い入力オフセット電圧をゼロに調整した多入力CMOS増幅器または高利得多入力CMOS増幅器回路図である。
【図13】図10または図12の回路を多段積みした高利得高安定多入力CMOS増幅器増幅器回路図である。
【図14】図10において、負帰還回路を追加した多入力CMOS増幅器または高利得多入力CMOS増幅器回路図である。
【図15】四端子二重絶縁ゲート電界効果トランジスタを用いたCMOSインバータ回路であって、それぞれの第2ゲートをしきい値電圧調整用電源に接続した増幅器回路図である。
【図16】図15の回路の両第2ゲートを共通の入力端子に接続した増幅回路図である。
【図17】図16の記号表示図である。
【図18】一方の入力端子に入力オフセット電圧調整用の電源Vaを接続した図16の回路図である。
【図19】入力オフセット電圧が調整された多入力CMOS増幅器回路図である。
【図20】各段の入力端子に入力オフセット電圧調整用の電源を接続した増幅器を多段従属接続した回路図である。
【図21】偶数段接続した増幅器と奇数段接続した増幅器をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し,その出力を接続して新たな出力端子とした多入力CMOS差動増幅器の回路図である。
【符号の説明】
【0030】
TP1、TP2 : P形絶縁ゲート電界効果トランジスタ
TN1、TN2 : N形絶縁ゲート電界効果トランジスタ
XTP1、XTP2 : P形四端子絶縁ゲート電界効果トランジスタ
XTN1、XTN2 : N形四端子絶縁ゲート電界効果トランジスタ
+Vs、 −Vs : 正、負の電源の電圧
A、A1、A2、・・・、An、G:増幅器のオープンループゲイン、または単に利得
Vofs、Vofs1、Vofs2、・・・、Vofsn:増幅器の入力オフセット電圧
Va、Va1、Va2、・・・、Van:入力オフセット電圧調整用電源の電位
Vin、Vin1、Vin2、・・・、Vinn、: 増幅器の入力端子あるいはその電位
Vin11、Vin21、・・・、Vinn1:増幅器1の各入力端子あるいはその電位
Vin12、Vin22、・・・、Vinn2:増幅器2の各入力端子あるいはその電位
Vout、Vout1、Vout2:増幅器の出力端子あるいはその電位
GRD : 接地
Zf、Zi、Zg: インピーダンス




 

 


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