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発明の名称 半導体構造
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−73663(P2007−73663A)
公開日 平成19年3月22日(2007.3.22)
出願番号 特願2005−257580(P2005−257580)
出願日 平成17年9月6日(2005.9.6)
代理人
発明者 清水 貴思
要約 課題
金属ゲート電極層に望まれる特性は、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。またもう一つの特性は、堆積された電極層の表面が1ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。

解決手段
上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。
特許請求の範囲
【請求項1】
半導体、該半導体を覆う誘電体層及び該誘電体層を覆う電極層から成る半導体構造体において、該電極層は、アモルファス構造であることを特徴とする半導体構造体。
【請求項2】
前記電極層は、化合物金属であることを特徴とする請求項1に記載の半導体構造体。
【請求項3】
前記電極層は、酸化物であることを特徴とする請求項1に記載の半導体構造体。
【請求項4】
前記半導体は、基板に起立した構造をとり、前記誘電体層及び前記電極層は、該半導体の少なくとも1つの側面を被覆していることを特徴とする請求項1に記載の半導体構造体。
【請求項5】
前記電極層の一部又は全てが、基板に対して70度以上90度以下の角度で起立している側面を被覆する構造をとり、該側面の上部を被覆する電極層の厚みと該側面の下部を被覆する電極層の厚みとの比が0.7〜1.4の範囲であることを特徴とする請求項1から4のいずれかに記載の半導体構造体。
【請求項6】
前記電極層の一部又は全てが、基板に対して70度以上90度以下の角度で起立している側面を被覆する構造をとり、該側面の上部を被覆する電極層の厚みと該側面の下部を被覆する電極層の厚みとの比が0.9〜1.2 の範囲であることを特徴とする請求項1から4のいずれかに記載の半導体構造体。
【請求項7】
前記電極層の抵抗率は、70μΩcm以上1mΩcm以下であることを特徴とする請求項1から6のいずれかに記載の半導体構造体。
【請求項8】
前記電極層は、アモルファス構造又はアモルファス構造及び多結晶構造の積層構造から成り、該アモルファス構造の電極層は、絶縁性誘電体層と接した構造であり、該アモルファス構造の電極層の厚みは、4nm以上150nm以下であることを特徴とする請求項1から7のいずれかに記載の半導体構造体。
【請求項9】
第一電極層、該第一電極層を覆う誘電体層及び該誘電体層を覆う第二電極層とから成る半導体構造体であって、該第一電極層は、アモルファス構造又はアモルファス構造及び多結晶構造が積層された構造であることを特徴とする半導体構造体。
【請求項10】
前記第一の電極層は、フローティングゲートであることを特徴とする請求項9に記載の半導体構造体。
【請求項11】
請求項1から8のいずれかに記載の半導体構造体において、前記誘電体層内に存在するトラップ準位に電荷をトラップすることによって閾値電圧を制御し、記憶素子を構成することを特徴とする半導体構造体。
【請求項12】
前記第一の電極層は、アモルファス構造又はアモルファス構造及び多結晶構造が積層された構造からなり、該アモルファス構造の電極層は、絶縁性誘電体層と接した構造であり、該アモルファス構造の電極層の厚みは、5nm以上150nm以下であることを特徴とする請求項9から11のいずれかに記載の半導体構造体。
【請求項13】
前記電極層は、炭素を0.001%以上5%以下含有することを特徴とする請求項1から7のいずれかに記載の半導体構造体。
【請求項14】
運動エネルギーの低い金属原料ガス及び運動エネルギーの低い反応性酸化ガス又は反応性窒化ガスを10−1 Torr以上760Torr以下の圧力で結晶化温度以下の低基板温度に設定された基板上に結晶化が起こらない高堆積速度、結晶化が起こらない膜厚で供給することにより化合物金属電極を形成することを特徴とする金属アモルファスゲート電極の作製方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、集積回路の形成に用いられる素子と集積回路の製造方法に関する。より詳細には、トランジスタ素子に用いられるゲート電極に関する。
【背景技術】
【0002】
多結晶シリコンは、集積回路の形成に際して用いられる今日まで最も一般的かつ有効な電極である。この膜は、高度の信頼性を有し、特にキャリアを生成する不純物の種類やドーピング量を制御することによって電極の抵抗率とフェルミ準位の位置を制御することが可能である。また、CVD法により堆積できるために、微細加工を施された立体構造体に段差被覆率よく被覆することが可能である。そのため、多結晶シリコンは、今日まで最も一般的かつ有効なゲート電極となっている。
【0003】
今日、素子寸法の微小化に伴うゲート絶縁膜の極薄膜化は、不純物ドープされた多結晶シリコンを用いた場合に電極側にわずかに形成される空乏領域やゲート絶縁膜を通り抜けて半導体チャネル側に拡散するわずかな不純物さえも素子性能の向上の妨げになると考えられている。特に多結晶シリコンにおいては、キャリアを活性化させるために高温での堆積または高温での熱処理が必要であり、それら高温でのプロセスは不純物拡散を助長する。
【0004】
またゲート絶縁膜の微小化に伴いゲート絶縁膜を流れるトンネルリーク電流が増大するため、65nmノードとなる2007年以後の微細半導体素子には、高誘電率ゲート絶縁膜の導入が必須であると考えられている。そのため現在酸化シリコンよりも高い誘電率を有する高誘電率ゲート絶縁膜を開発するための数多くの研究が行われているが、多結晶シリコンを高誘電率ゲート絶縁膜上に堆積してゲート電極として用いると、フェルミ準位のピニングの問題が生じるために性能の向上が妨げられるというという問題を有することが判明してきた。65nmノードとなる2007年以後の微細半導体素子には、金属ゲート電極の導入が必須であると考えられている。そこで現在、多結晶シリコンに代わるゲート空乏化や半導体チャネル領域への不純物拡散の生じない、また、高誘電率ゲート絶縁膜に対してフェルミ準位のピニング現象が生じない金属ゲート材料を開発するために数多くの研究がなされている。
【0005】
金属ゲート電極材料は、抵抗率が一般に1mΩcm以下となっており、概ね1mΩcm程度の多結晶シリコンと比較して低い抵抗率を有している。また、ゲート空乏化の問題が生じないという利点を有する。一方で、フェルミ準位の位置は、物質に固有であるため通常大きく変化させることは困難である。半導体チャネル領域への金属元素の拡散の問題には、電極構成材料をゲート絶縁膜や半導体チャネル領域に対する拡散係数の小さい元素で構成したり、金属ゲート電極を堆積した後に高温プロセスを導入しないなどといった注意深い製造上の工夫を要することが判明している。
【0006】
一方、今日のトランジスタ素子寸法の微小化に伴うもう一つの問題として、ショートチャネル効果が上げられる。基板を通ってリーク電流が流れるこのショートチャネル効果を抑制する方法として、新たにもう一つのゲート電極をチャネルに対して垂直に対向する図1(b)(c)のような位置に配置する構造が提案されている。ダブルゲートFETと称するこのようなFETにはゲート電極と半導体チャネルの構造上の位置関係によって図1のような3種類のFETが存在する。
【0007】
このうち図1(b)の構造が素子作製上最も容易であるが、このような素子を作製するには、基板に起立した半導体の両側面に誘電体層と電極層を堆積し、さらに層間絶縁膜や配線などをその上に堆積する製造プロセスが必須となる。このようなダブルゲートFET(図1のダブルゲートFETは、通常finFETと呼ばれている)は、50nmノードとなる2009年以後には導入が必須になると考えられ、そのためには、上述した基板に起立した半導体の両側面に誘電体層と電極層を堆積し、さらに層間絶縁膜や配線などをその上に堆積する製造プロセスを50nmの素子スケールで構築する必要が生じている。
【0008】
すなわち、素子寸法が65nmである場合、金属電極層にも65nmに対応する製造上の精度が要求され、通常4%以下すなわち2.5nm程度の製造上の寸法精度が要求される。なお、金属電極層の製造上の精度とは通常膜厚の精度のことであって、これは一般に平坦性の精度に対応している。65nmのスケールで素子を作製するためには、65nmのスケールでエッチングできることも要求されているため、金属電極層にも65nmのスケールでエッチングできる必要があることはいうまでもない。
【0009】
Nmスケールの半導体素子を構築するためには、nmスケールの均一性も要求される。絶縁性誘電体膜において多結晶体よりもアモルファスの方が結晶粒界の寄与がない分均一であることが知られている(下記特許文献1参照)。
【0010】
従って、電極材料も多結晶体よりもアモルファスの方が均一性に優れていると考えられる。電極材料の結晶粒界は、電極/絶縁性誘電体界面のフェルミ準位のピンニングや固定電荷の中心として働く可能性がある。また、結晶粒界は、不純物元素が拡散しやすい領域であり、多結晶体よりもアモルファスの方が不純物拡散のバリア層として寄与することが公知である。
【0011】
そのため、ゲート電極においても多結晶体の場合にはゲート絶縁膜との接触面以外の方向でゲート電極と接している材料からの不純物が結晶粒界を介してゲート電極内に拡散し、電極/絶縁性誘電体界面のフェルミ準位のピンニングの中心として働く可能性があるのに対し、ゲート電極がアモルファスの場合には、このような不純物の拡散が抑制でき、フェルミ準位のピンニングや固定電荷の増大を抑制することが可能になる。
【特許文献1】特表2003−533046号公報
【特許文献2】特開2005−150688号公報
【非特許文献1】T. N. Arunagiriet al. Appl. Phys. Lett. 86 (2005) 083104.
【発明の開示】
【発明が解決しようとする課題】
【0012】
そのため今日の多結晶シリコン電極を用いた半導体素子以上の素子寸法の微小化を可能とする金属ゲート電極層に望まれる特性の一つは、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。また金属ゲート電極層に望まれるもうひとつの特性は、堆積された電極層の表面が1ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。
【課題を解決するための手段】
【0013】
上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。
【0014】
すなわち本発明においては、65nm以下の立体的な構造体を有する半導体素子に段差被覆率よく、また表面荒さが2.5nmとなる金属ゲート電極層の望ましい態様として、抵抗率1mΩcm以下のアモルファス構造の金属ゲート電極層を形成する。また、本発明においては、70nm以下の立体的な構造体を有する半導体素子に段差被覆率よく、また表面荒さが3nmとなる金属ゲート電極層の望ましい態様として、抵抗率1mΩcm以下のアモルファス構造と多結晶構造が積層された金属ゲート電極層を形成する。
【0015】
アモルファス構造の金属は、通常同一組成の結晶(多結晶)構造の金属よりも抵抗率が大きいため、半導体素子への適用はジュール熱の発生や遅延の点で不利となる。しかし、アモルファス構造の金属は、通常単結晶金属には劣るものの、結晶粒のサイズの制御が難しく結晶粒界が多数存在する多結晶体と比較すると格段に優れた表面平坦性と電気特性の均一性を有している。また、多結晶体を積層した構造体の場合、多結晶体上部に接する元素が結晶粒界を通って多結晶体内部を用意に通過し、多結晶体下部(上部)の構造体へ拡散してしまうという問題点を有している。
【0016】
一方、アモルファス構造体及びアモルファス/多結晶積層構造体の場合、アモルファス構造に結晶粒界が存在しないために上記拡散の問題が存在せず、バリア層としても機能することが判明している。このようなことから、70nm以下の立体的な構造体に適用する新規のゲート電極層を開発するに当たって望ましい特性は、アモルファス構造を持ち、抵抗率が多結晶シリコンよりも小さく、多結晶シリコンと同様の段差被覆率を示し、表面荒さが1nm以下となることである。
【0017】
ところで、アモルファス構造を結晶構造よりも均一性に優れていることから、高誘電率ゲート絶縁膜をアモルファス構造とする技術が公知になっている。すなわち高誘電率酸化物中にSiあるいはAlを添加することによって、結晶となりやすい酸化物がアモルファスとなることが公知となっている。
【0018】
しかしこの方法は、SiやAlの酸化物がアモルファス構造となりやすい性質を持っていることを利用した技術であり、SiやAlの酸化物が絶縁体であることを考慮すると、本発明のようなアモルファス金属に前記手法が用いることができないのは明らかである。Siを用いたシリサイドがアモルファス構造を誘起する場合があることが知られているが(非特許文献1参照)、該文献に記載の発明は、高エネルギー粒子を用いるスパッタリング法であり、Si上に単一金属を堆積しようとした実験結果であって、下地Siと堆積金属が意図せずに相互拡散を起こした結果形成されたアモルファスシリサイド電極である。
【0019】
従って、該文献の方法をそのままゲート電極に適用しようとすると、下地ゲート絶縁膜のダメージを誘起するためリーク電流や特性不良の原因になる。
【0020】
一方、高誘電率酸化物誘電体や配線材料のバリアメタルとしてTiNやTaNといった窒化物のアモルファス電極材料が用いられていることも公知である。例えば、MOCVD法やスパッタリング法により、TiNのアモルファスバリアメタルを得る方法が記述されている(特許文献2参照)。
【0021】
しかし、本願発明の対象であるゲート電極材料への適用については知られていない。すなわちゲート電極の場合、上記バリアメタルの方法においては、前述の非特許文献と同様以下のような問題点がある。
【0022】
<1>スパッタリング法で高エネルギー粒子がゲート絶縁膜上にたたきつけられるため、ゲート電極/ゲート絶縁膜界面においてダメージ層が形成される。そのため、界面の荒れや還元層、反応層、不純物層が誘起され、リーク電流が増大するとともに全体のゲート絶縁体の実効誘電率の値が大きく低下する。
【0023】
<2>スパッタリング法で原料金属イオン、原料窒素イオンが直接ゲート絶縁膜上に導入されるため、ゲート絶縁膜に多量の欠陥が誘起され、固定電荷や膜中トラップ準位が多量に導入され特性不良が増大する。
【0024】
これらは下地が金属材料であるバリアメタルの場合には問題とならないが、下地がゲート絶縁膜の場合に顕著となる問題点である。
【0025】
ところでアモルファス構造を得るには、どのような手法が考えられるであろうか。
それは、熱力学的に最安定な構造である結晶となる前に動力学的に準安定な構造を凍結することが重要である。すなわち、成長表面上に供給された電極材料原子(分子)が表面拡散を繰り返しながら安定な構造体である結晶構造のサイトに配列し安定化する前に、新たな材料原子(分子)によって押さえ込まれ、凍結されるような環境とすることが重要である。そのためには、成長表面上の拡散種の拡散距離を抑制し、安定なサイトへ到達することを抑制することが望ましい。そこで、本願発明においては、以下のような手段によってアモルファス金属を得た。
【0026】
(1)単一金属は、結晶構造となる安定サイトが多く、かつ、同一堆積温度において拡散距離が大きいので、本発明においては、結晶構造となる安定サイトが単一金属よりも少なく、同一堆積温度において拡散距離が小さい化合物金属をゲート電極の対象とした。
【0027】
(2)原料の同一供給量では堆積温度が低いほど拡散種の表面拡散距離は小さい。しかし、堆積温度が低いと、化合物金属の場合、反応が不十分で未反応種が基板上に多く存在することになり、付着量の不足による堆積速度の大幅な減少と不純物元素の大量含有を引き起こしやすい。そこで、本発明においては、活性粒子を用いて成長表面における反応を十分に促進し、高付着力を実現した。
【0028】
(3)上記活性粒子をイオンとすると、前述した高エネルギー粒子やイオンによる絶縁性誘電体のダメージを誘発しやすい。そこで本発明においては、上記活性粒子を低エネルギーの中性粒子、具体的には、電気的に中性なオゾンや原子状酸素、アンモニアや原子状窒素を活性粒子とし、場合によっては紫外光照射による励起状態活性粒子も導入できるようにした。
【0029】
(4)同一堆積温度では、基板上への原料の付着量が大きいほど、準安定構造に凍結されやすい。そこで本発明においては、活性粒子を十分なフラックス量で供給し、付着量の増大を実現した。
【0030】
(5)同一の堆積速度では、基板上に導入される原子(分子)の量が多いほど、すなわち堆積時の圧力が大きいほど、拡散種が表面上で十分な拡散距離を移動する前に他の原子(分子)と衝突するため、拡散距離が低下する。したがって、本発明においては、アモルファス構造が実現できるよう基板表面上に原料以外の余剰の不活性ガスを導入し、10−1Torr以上の圧力で薄膜を堆積する表面拡散抑制ガスを導入した。
【発明の効果】
【0031】
本発明においては、65nm以下の立体的な構造体を有する半導体素子に段差被覆率よく、また表面荒さが2.5nmとなる金属ゲート電極層の望ましい態様として、抵抗率1mΩcm以下のアモルファス構造の金属ゲート電極層を形成することができる。また、本発明においては、70nm以下の立体的な構造体を有する半導体素子に段差被覆率よく、また表面荒さが3nmとなる金属ゲート電極層の望ましい態様として、抵抗率1mΩcm以下のアモルファス構造と多結晶構造が積層された金属ゲート電極層を形成することができる。

【発明を実施するための最良の形態】
【0032】
以下に、本願発明の一つの実施態様について、アモルファスゲート化合物金属層を形成する方法を開示する。
【実施例1】
【0033】
まず、アモルファス化合物金属としてRu酸化物を選択した。Ru酸化物は、ルチル構造のRuO2が化合物金属として存在し、すでに高誘電率酸化物を用いたDRAM用キャパシター用の電極、あるいは強誘電体メモリ用の電極として公知である。しかし、これまで用いられているRu酸化物電極は、全て多結晶体であり、結晶粒界を通した不純物元素拡散が起こる。そのため、例えばPZT強誘電体のPbの拡散や、下地メタル層への酸素の拡散などの抑制のため、TiNやTaNなどのバリアメタルを必要としている。アモルファスRu酸化物電極が実現できれば、このような結晶粒界による不純物拡散を抑制でき、バリア金属としても用いることが可能かもしれない。そこで本発明によって、アモルファスRu酸化物の形成を試みた。
【0034】
図2は、本発明に用いたCVD装置の概略図である。
金属原料として有機金属であるRu(EtCp)2を、反応性酸化ガスとしてオゾン含有酸素ガスを用いた。なお、運動エネルギーの低い金属原料ガスとしてRu(EtCp)2を用いているが、他の有機金属、すなわちCp系やCOD系の他の環状有機物の配位した有機金属でもよいし、βジケトン系有機金属、高蒸気圧のハロゲン化物や酸化物すなわちRuF6やRuO4を用いてもよい。また、カルボニル系の有機金属を用いてもよい。すなわち、イオン種であったり高運動エネルギー粒子の状態でなければ、どのような態様であってもよい。また同様に運動エネルギーの低い反応性酸化ガスとしてオゾン含有酸素ガスを用いているが、イオン種であったり高運動エネルギー粒子の状態でなければどのような反応性酸化ガスでもよい。すなわち、原子状酸素や酸化窒素、二酸化窒素または、これらの反応性酸化ガスを紫外光で励起した励起種であってもよい。
【0035】
これらの原料を結晶化が起こらないように低基板温度で薄膜を堆積した。すなわち、基板温度を100℃〜300℃の間に設定した。この基板温度は、通常酸素ガスにおいては、RuO2が成長しない温度である。
【0036】
また、結晶化を抑制する表面拡散抑制ガスとして、堆積表面に原料ガス及びそのキャリアガス以外に不活性ガスを基板表面上に導入し、堆積時の圧力を10−1 Torr以上760Torr以下、具体的には3〜4×10−1 Torrとした。なお、原料及びキャリアガスは効率よく基板上に供給される構造となっており、堆積時の総フラックス量はおよそ1017〜1018分子/cm2秒である。
【0037】
図3は、堆積温度100℃のAs depo状態の薄膜と、表面をわずかにエッチング(約1nm)した150〜300℃の堆積温度の薄膜のX線光電子分光の結果である。図3より表面を除き薄膜がRuとOのみで構成されていること、及び図3aの挿入図より基板温度100℃という低基板温度においても薄膜が堆積されていることがわかる。すなわちこの実験から、薄膜はRu酸化物薄膜であり、100℃の低温においても堆積可能であることが確認された。
【0038】
なお、堆積した直後のAs depoの薄膜表面には図3aの挿入図のようなRuピークと重なる位置にCピークが認められた。このことから、As depo表面にはC不純物が存在していることが判明した。しかし表面をArイオンでわずかにエッチングするだけで図3(b)のようにCピークが存在しないRuピークのみが観測された。このことから、C不純物は、表面にのみ存在する吸着不純物であり、薄膜自体にはC不純物がほとんど含まれていないRuとOを主成分とする薄膜であることがわかる。通常MOCVD薄膜に含有されているC不純物は少なくとも0.001%以上であり、また光電子分光法で検出できる最低の不純物濃度は5%であるので、本薄膜のC不純物濃度は0.001%以上5%以下であることがわかる。
【0039】
図4は、各堆積温度の薄膜X線回折像である。図4の薄膜X線回折像及び通常のθ−2θスキャンから、300℃の薄膜は多結晶体であるが、260℃以下の薄膜はわずかに配向膜を含む場合もあるものの、ほとんどの場合アモルファス薄膜であった。
【0040】
図5は、堆積した薄膜のSEM像である。300℃で堆積した薄膜は多結晶体である結晶構造を反映して、明瞭な結晶粒界を有する表面形態の荒れた表面であった。一方、260℃以下のアモルファス構造であった薄膜は、明瞭な結晶粒が観測されず表面も平坦であった。260℃で35nmのアモルファスRu酸化物薄膜を堆積するのに要した時間が15分であった。また240℃で150nmのアモルファスRu酸化物薄膜を堆積するのに要した時間は90分であった。
なお、原子間力顕微鏡で表面モフォロジーを測定したところ、約5nmの熱酸化SiO2を形成したSi基板上に堆積した薄膜でRms=0.90 nmが、約4nmのLa2O3を堆積したSi基板上に堆積した薄膜でRms=0.51 nmが得られた。ここで、Rmsとは、Root Mean Square の略であり、平均値からの2乗の平均の平方根である。
【0041】
図6は、各堆積温度における4端子法で測定した室温における薄膜の抵抗率である。図6より、基板温度200 ℃〜300 ℃の範囲で抵抗率1mΩcm以下が実現できることがわかる。最低抵抗率は、およそ207 μΩcmであった。
【0042】
なお、この薄膜を真空中でアニールすると表面の平坦性がわずかに劣化するものの、比較的平坦で、抵抗率が100μΩcmよりも小さな薄膜を得ることができた。X線回折を行ったところ、この薄膜は、アモルファスRu酸化物の他にわずかに多結晶金属Ruが析出した薄膜であることが判明した。このことから、アモルファスRu酸化物と多結晶Ru薄膜の積層構造を形成すれば、表面平坦性をほとんど劣化させることなく100μΩcm以下、具体的には抵抗率70μΩcmの薄膜を得られることが判明した。そのときの37nm膜厚の薄膜のシート抵抗は18.9Ω/□であった。
【0043】
以上の結果より、運動エネルギーの低い金属原料ガスと運動エネルギーの低い反応性酸化ガスを、表面拡散抑制ガスとともに結晶化温度以下の低基板温度に設定された基板上に結晶化が起こらない堆積速度、結晶化が起こらない膜厚で供給することによりアモルファス構造で、抵抗率1mΩcm以下である化合物金属であるアモルファスRu酸化物金属を得ることができた。
【0044】
また本発明の堆積条件の近傍に、わずかに配向膜を含むアモルファス構造体が得られる場合がある。配向膜は、多結晶体とは異なり、面に垂直方向の結晶方向がそろっており、多結晶体よりもはるかに平坦な表面が得られる。そのため、わずかに配向膜を含む上記薄膜は、平坦性がアモルファス薄膜に比べて劣るものの、比較的平坦な表面モフォロジーを得ることができた。配向膜をわずかに有する薄膜は、平坦性はわずかにおとるものの、アモルファス状態のみの場合よりも傾向として抵抗率がわずかに低く、平坦性よりも低抵抗率を実現したい場合には、有用であると考えられる。
【0045】
なお、表面拡散抑制ガスの効果を調べるために、基板温度260℃で表面拡散抑制ガスを導入せずに堆積して比較実験を行った。堆積された薄膜のX線回折とSEM観察を行ったところ、表面拡散抑制ガスを導入しない薄膜は、多結晶X線回折ピークと結晶粒が観測され、表面形態も平坦性に劣っていた。このことから、表面拡散抑制ガスの効果が確認された。
【0046】
次に、本発明のナノ構造デバイスへの適用性を確認するために、幅18 nm、高さ220 nmでほぼ垂直に起立したシリコン半導体Fin上にMOCVD法でLa2O3薄膜を約4nm堆積し、その後in-situで本発明を用いて33 nmのアモルファスRu酸化物薄膜を堆積した。断面TEM像で観察したところ、図7に示したような構造が得られた。すなわち、Finの中心位置の膜厚31.3 nm、Fin上部90 nm(Fin中心から上方でFin上端からFinの高さの約40%の領域)における膜厚の最大値が33.2 nm、最小値が29.3 nm、平均値31.3 nm、Fin下部100 nm(Fin中心から下方でFin下端からFinの高さの約45%の領域)における膜厚の最大値が33.3 nm、最小値が27.3 nm、平均値31.3 nmであった。
【0047】
このことから、本発明によって、基板に対して70度以上の角度で起立している側面をアモルファス化合物電極で被覆し、その側面の上部を被覆する電極層の厚みとその側面の下部を被覆する電極層の厚みとの比が平均でほぼ1.0、上下部の最大最小値を用いて0.88〜1.2の範囲であることを特徴とする半導体構造体が実現した。
【0048】
このように運動エネルギーの低い金属原料ガスと運動エネルギーの低い反応性ガスを表面拡散抑制ガス中で結晶化温度以下の低基板温度に設定された基板上に、結晶化が起こらない堆積速度、結晶化が起こらない膜厚で供給することにより、アモルファス構造で、抵抗率は1mΩcm以下の化合物金属電極を形成することができた。
【0049】
本発明のアモルファスRu酸化物のゲート電極としての性能を調べるために、n型シリコン基板上の膜厚4.4nmのシリコン酸化膜上に45nm のアモルファスRu酸化物電極を堆積し、MOS構造を作製した。静電容量特性を調べたところ、図8に示す特性が得られ、基板不純物濃度を考慮してアモルファスRu酸化物の仕事関数を求めたところ、φ=5.0eVという値が得られた。また、ケルビン法によりアモルファスRu酸化物の仕事関数を独立して測定したところ、φ=5.2〜5.3eVという値が得られた。またアモルファスRu酸化物薄膜を水素雰囲気中で200℃1時間のアニール処理を行い、Ru酸化物薄膜を還元して酸素濃度を低減させた後、ケルビン法によって仕事関数の変化を測定した。酸素濃度が低減したRu酸化物薄膜の仕事関数は5.0eVであり、酸素濃度によってRu酸化物薄膜の仕事関数を制御できる可能性が示された。
以上の結果より、アモルファスRu酸化物は、仕事関数φ=5.0〜5.3eVの値を持ち、抵抗率は、1mΩcm以下、表面荒さ1nmを有するpチャンネル用電極として有望な材料であることが明らかになった。Ru金属の仕事関数は4.7eVと知られていることから、本アモルファスRu酸化物薄膜の酸素濃度制御をより精緻に行うことにより4.7〜5.3eVの範囲内で仕事関数を制御し、トランジスタの閾値をより詳細に制御できる可能性がある。
なお、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。すなわち、上記作製例はアモルファス酸化物金属の場合について記述しているが、窒化物、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。例えば窒化物である場合、低運動エネルギー反応性窒化ガスとして、アンモニアや原子状窒素を用いることができる。
【0050】
図9は、本発明の一実施形態であり、高誘電率ゲート絶縁膜を利用したMISFETに応用した例である。
【0051】
完全空乏型SOI基板、高誘電率ゲート絶縁膜としてHf-Si-O-Nを用い、該高誘電率ゲート絶縁膜と接する第一ゲート電極としてアモルファスRuOxと多結晶Ruの積層膜を、該第一ゲート電極と接し該第一ゲート電極に電圧を付与するプラグとして多結晶Ruを用いている。該多結晶Ru上に配線用CuのバリアメタルとしてアモルファスのRuを、該アモルファスRuの上に配線用のCuが堆積された構造となっている。
【0052】
なお、上記実施形態は、シリコンについて記述しているが、それに限定されるものではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用いることができる。
【0053】
また、図9においては、Hf-Si-O-Nが単層膜として描かれているが、半導体と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。電極と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
【0054】
電極は、全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上で難易性を増大せしめるが、すでに述べたように結晶・多結晶の抵抗率は通常アモルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能であるかもしれない。
【0055】
膜厚は、2nm以上が望ましい。2nm以下においては、シート抵抗を低減するために2nm以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害をきたすであろう。従って膜厚は、厚いほうがよいが、膜厚が厚すぎると歪の蓄積がおこり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって、アモルファス構造又はアモルファス構造及び多結晶構造の積層構造において、該アモルファス構造の電極層の厚みは、2nm以上1μm以下、好ましくは4nm以上150nm以下、より好ましくは5nm以上50nm以下が望ましい。
【0056】
絶縁性誘電体層としてHf-Si-O-Nを用いているが、他の高誘電率酸化物層でもよい。すなわち、Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層は、アモルファスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンや窒化珪素を誘電体層として用いてもよい。
【0057】
なお、高誘電率絶縁膜と接する第一ゲート電極としてアモルファスRuOxを用いているが、アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸化物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。金属元素としてZr、Hf、Mo、Ta、Al、Ti、Zn、In、Ga、Sn、Cu、Pt、Ir、Au等の元素を含んだアモルファス金属でもよい。
【0058】
RuやRuO2に微量の不純物を含有することによってアモルファス化が誘発されていてもよい。すなわちSi, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された1以上の金属を含有してもよい。不純物を混入することによって、仕事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘電体層との間の境界層の誘電率を制御することが可能になる。
【0059】
なお、本発明の実施の形態においては、トランジスタについての応用例を示したが、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物を用いて、絶縁性誘電体のトラップ準位に電荷を蓄積するメモリ素子として応用してもよい。
【0060】
次に上記発明である半導体構造体の作製方法の一例を図10によって示す。
【0061】
まず、Si半導体基板上に絶縁性誘電体膜Hf-Si-O-N、アモルファス電極膜RuOx、多結晶Ru膜を積層したのち、リソグラフィー技術でマスクを形成する。このときマスクとしてシリコン酸化膜を堆積した後RIE加工して形成したハードマスクを用いる(図10(a))。
【0062】
次にRIEにより電極及び絶縁膜をエッチングしてゲート構造に加工する。その後シリコン窒化膜の堆積とRIEによりオフセットスペーサーを形成した後、イオン注入により自己整合的にエクステンション領域の極薄ドーピングを行う(図10(b))。
【0063】
次にシリコン酸化膜の堆積とRIEによりサイドウォールを形成した後、イオン注入により自己整合的にソース・ドレイン領域の高濃度不純物ドーピングを行う(図10(c))。
【0064】
次に活性化アニール処理を施し、シリコン酸化膜をCVDで堆積した後、リソグラフィー技術とCVDによってソース・ドレインの電極プラグを埋め込み、CMPを行って平坦化すると同時にゲート電極の上部の露出を行う(図10(d))。
【0065】
全体にエッチストッパーとなるシリコン窒化膜を堆積した後、更に層間絶縁膜であるSi-O-C膜を堆積し、リソグラフィー技術とRIEによりゲート電極の上部を開口する(図10(e))。
【0066】
銅めっきのシード層であり、かつバリア層であるRu金属をCVD法で堆積する。
めっきにより銅配線の埋め込みを行いCMPで平坦化してさらなる積層配線の工程へと進む(図10(f))。
【0067】
なお、同業者であれば容易にわかることであるが、上記作製例で記述された工程以外にも例えばSi基板の洗浄工程やpウェルやnウェルの形成、素子間分離領域の形成といったトランジスタ素子を形成するのに必要となる基本工程が含まれていることは言うまでもない。すなわち、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であるアモルファスRu酸化物薄膜の堆積工程としてCVDを実施例としたが、それに限定されない。CVD、原子層堆積法(ALD)が好ましいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造体の作製に困難であるが、CVD法よりも簡便でコストダウンも可能である。スパッタリング法で堆積する場合、上述のように、高エネルギー粒子やイオン種の基板上への飛来を抑制するように、電気的、構造的な遮蔽板を要する。そのためCVD法で作製するよりもコストダウンは図れるが、通常のスパッタリング法よりも装置導入時のコストがかかるほか、メンテナンスにもコストを要する。
【実施例2】
【0068】
図11に、本発明の異なる一実施形態であり、高誘電率ゲート絶縁膜を利用したMISFETに応用した例を示す。
【0069】
図11は、完全空乏型SOI基板、高誘電率ゲート絶縁膜としてHf-Al-O-Nを用い、該高誘電率ゲート絶縁膜と接する第一ゲート電極としてアモルファスRuOxと多結晶Ruの積層膜を、該第一ゲート電極と接し該第一ゲート電極に電圧を付与するプラグとして多結晶Ruを用いている。該多結晶Ru上に配線用CuのバリアメタルとしてアモルファスのRuを、該アモルファスRuの上に配線用のCuが堆積された構造となっている。
【0070】
なお、上記実施の形態はシリコンについて記述しているが、それに限定されるものではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用いることができる。
【0071】
また、図11においては、Hf-Al-O-Nが単層膜として描かれているが、半導体と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。電極と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
【0072】
電極は、全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上で難易性を増大せしめるが、すでに述べたように結晶・多結晶の抵抗率は、通常アモルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能であるかもしれない。
【0073】
膜厚は、2nm以上が望ましい。2nm以下においては、シート抵抗を低減するために2nm以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害をきたすであろう。従って膜厚は厚いほうがよいが、膜厚が厚すぎると歪の蓄積がおこり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって膜厚は2nm以上1μm以下、好ましくは4nm以上150nm以下、より好ましくは5nm以上50nm以下が望ましい。
【0074】
絶縁性誘電体層としてHf-Al-O-Nを用いているが、他の高誘電率酸化物層でもよい。すなわち、Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層はアモルファスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンや窒化珪素を誘電体層として用いてもよい。
【0075】
なお、積層ゲート電極としてアモルファスRuOxを用いているが、アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸化物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。金属元素としてZr、Hf、Mo、Ta、Al、Ti、Zn、In、Ga、Sn、Cu、Pt、Ir、Auなどの元素を含んだアモルファス金属でもよい。
【0076】
RuやRuO2に微量の不純物を含有することによってアモルファス化が誘発されていてもよい。すなわちSi, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された1以上の金属を含有してもよい。不純物を混入することによって、仕事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘電体層との間の境界層の誘電率を制御することが可能になる。
【0077】
なお、本発明の実施の形態においては、トランジスタについての応用例を示したが、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物を用いて、メモリ素子として応用してもよい。
【0078】
図12に、上記半導体構造体の作製方法の一例を示す。
【0079】
まず、通常の自己整合的なプロセスによって、多結晶シリコンをゲート電極、SiO2をゲート絶縁膜とするMOSFETを作製し、更にCVD法及び塗布法によってシリコン酸化膜を堆積したのち、エッチバックでゲート電極を露出させる(図12(a))。
【0080】
ゲート電極であるポリシリコンとゲート絶縁膜をエッチングにより取り除き、チャネル領域を露出させた後、洗浄を行う。ゲート絶縁膜であるHf-Al-O-N及びゲート電極であるアモルファスRuOx、多結晶Ruの積層をCVD法により順次行う(図12(b))。CMPによって平坦化し、エッチストッパーであるシリコン窒化膜、層間絶縁膜としてLow-k材料を順次堆積する(図12(c))。
【0081】
リソグラフィー技術によってゲート開口を行い、銅めっきのシード層であり、かつバリア層であるRu金属をCVD法で堆積する。めっきにより銅配線の埋め込みを行いCMPで平坦化してさらなる積層配線の工程へと進む(図12(d))。
【0082】
本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であるアモルファスRu酸化物薄膜の堆積工程としてCVDを実施例としたが、それに限定されない。CVD、ALDが好ましいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造体の作製に困難であるが、CVD法よりも簡便でコストダウンも可能である。スパッタリング法で堆積する場合、上述のように、高エネルギー粒子やイオン種の基板上への飛来を抑制するように、電気的、構造的な遮蔽版を要する。そのためCVD法で作製するコストダウンは図れるが、通常のスパッタリング法よりも装置導入時のコストがかかるほか、メンテナンスにもコストを要するであろう。
【実施例3】
【0083】
図13に、本発明の異なる一実施形態であり、フローティングゲートを用いたメモリ素子に応用した例を示す。
【0084】
図はSi基板、酸化シリコン、高誘電率ゲート絶縁膜としてHf-Si-O-N、該酸化シリコンと高誘電率ゲート絶縁膜とにはさまれたフローティングゲート電極としてアモルファスRuOxと多結晶Ruの積層膜を、コントロールゲート電極としてアモルファスのTiNを用いている(プラグ、バリアメタル、配線金属は図示せず)。
【0085】
なお、上記実施の形態は、シリコンについて記述しているが、それに限定されるものではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用いることができる。
【0086】
また、図13においては、誘電体層として高誘電率絶縁膜の単層膜が描かれているが、フローティングゲートと誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。電極と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
【0087】
電極は全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上で難易性を増大せしめるが、すでに述べたように結晶・多結晶の抵抗率は通常アモルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能であるかもしれない。
【0088】
絶縁性誘電体層としてSiO2とHfSiONの組み合わせを用いているが、他の組み合わせの高誘電率酸化物層でもよい。すなわち、Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された1以上の金属と酸素との化合物であり窒素を含んでいてもよい。絶縁性誘電体の任意の組み合わせでよい。また、誘電体層はアモルファスであることが好ましいが、結晶でもよい。
【0089】
なお、フローティングゲート電極としてアモルファスRuOxを用いているが、アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸化物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。金属元素としてZr、Hf、Mo、Ta、Al、Ti、Zn、In、Ga、Sn、Cu、Pt、Ir、Au等の元素を含んだアモルファス金属でもよい。
【0090】
RuやRuO2に微量の不純物を含有することによってアモルファス化が誘発されていてもよい。すなわちSi, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された1以上の金属を含有してもよい。不純物を混入することによって、仕事関数の微量調整が可能になる。
【0091】
図14に、上記半導体構造体の作製方法の一例を示す。
【0092】
図10と同様の方法で、Si基板上に熱酸化膜、Ru/アモルファスRuOx積層膜、Hf-Si-O-N膜、TiN膜の順に積層した後、シリコン酸化膜をハードマスクとして用いてゲート構造を形成する(図14(a))。
【0093】
図10と同様RIEにより電極及び絶縁膜をエッチングしてゲート構造に加工、エクステンションドーピング、サイドウォールの形成、ソース・ドレインドーピングを行い(図14(b))、活性化アニール処理、シリコン酸化膜の堆積、電極プラグを埋め込み、CMPによる平坦化、シリコンカーバイドの堆積、層間絶縁膜(Si-O-C)膜を堆積し、ゲート電極の上部開口を行い、TiNの堆積、Ruの堆積、Cuの埋め込みを行う(図14(c))。
【0094】
CVDを実施例としたが、それに限定されない。CVD、ALDが好ましいが、スパッタリング法でもよい。スパッタリング法においては、段差被覆性に劣り、立体構造体の作製に困難であるが、CVD法よりも簡便でコストダウンも可能である。またスパッタリング法で作製するには、圧力を上げてパワーを上げ基板温度を下げるとよいが、パワーを上げすぎると下地のゲート絶縁膜に損傷を与え、好ましくない。
【0095】
図15はFin FETに本発明であるアモルファスゲート電極を適用した一例である。図15(a)はfinFETのソース・ドレイン電流に垂直な断面図(以後、G-G断面と呼ぶ)であり、図15(b)はfinFETのソース・ドレイン電流方向の断面図(以後S-D断面と呼ぶ)である。SOI基板上に起立したSi半導体の両側面に高誘電率ゲート絶縁膜であるLaシリケート、アモルファスRuO2/多結晶Ru積層膜ゲート電極が被覆され、さらにSiO2絶縁保護膜が堆積された半導体構造体となっている。
【0096】
なお、上記実施の形態はシリコンについて記述しているが、それに限定されるものではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用いることができる。
【0097】
また、図15においては、Laシリケート単層膜として描かれているが、半導体と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。電極と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
【0098】
電極は、全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上で難易性を増大せしめるが、すでに述べたように結晶・多結晶の抵抗率は通常アモルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能であるかもしれない。
【0099】
膜厚は、2nm以上が望ましい。2nm以下においては、シート抵抗を低減するために2nm以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害をきたすであろう。従って、膜厚は厚いほうがよいが、膜厚が厚すぎると歪の蓄積がおこり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって膜厚は、2nm以上1μm以下、好ましくは4nm以上150nm以下、より好ましくは5nm以上50nm以下が望ましい。
【0100】
絶縁性誘電体層としてLaシリケートを用いているが、他の高誘電率酸化物層でも通常の酸化シリコンでもよい。すなわち、Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層はアモルファスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンや窒化珪素を誘電体層として用いてもよい。
【0101】
なお、第一ゲート電極としてアモルファスRuOxを用いているが、アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸化物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。金属元素としてZr、Hf、Mo、Ta、Al、Ti、Zn、In、Ga、Sn、Cu、Pt、Ir、Au等の元素を含んだアモルファス金属でもよい。
【0102】
RuやRuO2に微量の不純物を含有することによってアモルファス化が誘発されていてもよい。すなわちSi, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された1以上の金属を含有してもよい。不純物を混入することによって、仕事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘電体層との間の境界層の誘電率を制御することが可能になる。
【0103】
なお、本発明の実施の形態では、トランジスタについての応用例を示したが、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物を用いて、メモリ素子として応用してもよい。
【0104】
図16に、上記半導体構造体の作製方法の一例を示す。
【0105】
まず、ウェットエッチングあるいはドライエッチングによって、起立した半導体のFin構造を作製する(図16(a))。次に、半導体Fin上にCVD法を用いてLaシリケート、RuOx、多結晶Ru、ハードマスク用シリコン酸化膜を堆積し、リソグラフィー技術によってゲート構造を形成する(図16(b)、(c))。
【0106】
イオン打ち込みによるエクステンション領域の不純物ドーピングを自己整合的に行った後、シリコン酸化膜の堆積とエッチングによって、サイドウォールを形成し、更にソース・ドレイン領域の不純物ドーピングを行う(図16(d))。層間絶縁膜を堆積した後(図16(e))ソース・ドレイン・ゲートの開口を行い、メタルプラグを堆積する(図16(f))。
【0107】
本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であるアモルファスRu酸化物薄膜の堆積工程としてCVDを実施例としたが、それに限定されない。CVD、ALDが好ましいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造体の作製に困難であるが、CVD法よりも簡便でコストダウンも可能である。またスパッタリング法で作製するには、圧力を上げてパワーを上げ基板温度を下げるとよいが、パワーを上げすぎると下地のゲート絶縁膜に損傷を与え、好ましくない。
【0108】
また、本発明の実施形態は、半導体チャネルを、一方向を除き全て被覆しているいわゆるFinFET構造を記述したが、図16(f)の上面をCMPによって研磨することで(図17(g))、両側面のゲート電極を電気的に分離した、いわゆる分離型二重ゲートトランジスタ構造とすることができる(図17(h))。分離型二重ゲートトランジスタとすると、ゲート電極に同一の電圧を印加してfinFETと同様の特性を得ることも可能であるし、また、片方のゲート電極を制御電極としてそれぞれ独立の電圧を印加し、電気的な閾値制御を行うトランジスタとして作用させることもできる。
【0109】
なお、図17で示した分離型二重ゲートトランジスタは、図15のfinFETの上部をCMPによる研磨で作製するため、分離された二つのゲート双方にアモルファスRuOx/多結晶Ruが適用されている例が示されているが、片方のみアモルファスRuOxで、他方のゲート電極に異なる金属の多結晶体が用いられていてもよい。その場合、平坦性や不純物の拡散など上述の問題点が生じるが、異なる仕事関数の金属を用いることによって、閾値の微量な調整が可能となるであろう。
【実施例4】
【0110】
図18は、縦型FETに本発明であるアモルファスゲート電極を適用した一例である。図18は、縦型FETのソース・ドレイン電流に垂直な断面図であり、SOI基板上に起立したSi半導体の両側面に高誘電率ゲート絶縁膜であるLa2O3、アモルファスRuO2/多結晶Ru積層膜ゲート電極が被覆され、さらにSiO2絶縁保護膜が堆積された半導体構造体となっている。
【0111】
なお、上記実施の形態はシリコンについて記述しているが、それに限定されるものではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸化物、インジウムすずガリウム酸化物、有機物半導体であるアントラセンなどを用いることができる。
【0112】
また、図18においては、単層の高誘電率ゲート絶縁膜が用いられているが、半導体と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。電極と誘電体層との間に第2の誘電体層(境界層)が存在していてもよい。誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
【0113】
電極は全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上で難易性を増大せしめるが、すでに述べたように結晶・多結晶の抵抗率は通常アモルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能であるかもしれない。
【0114】
膜厚は2nm以上が望ましい。2nm以下においては、シート抵抗を低減するために2nm以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害をきたすであろう。膜厚は2nm以上1μm以下、好ましくは4nm以上150nm以下、より好ましくは5nm以上50nm以下が望ましい。
【0115】
絶縁性誘電体層としてLa2O3を用いているが、他の高誘電率酸化物層でも通常の酸化シリコンでもよい。すなわち、Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層はアモルファスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンや窒化珪素を誘電体層として用いてもよい。
【0116】
なお、第一ゲート電極としてアモルファスRuOxを用いているが、アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸化物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リン化物であってもよい。金属元素としてMo、Ta、Al、Ti、Zn、In、Ga、Sn、Cu、Pt、Ir、Au等の元素を含んだアモルファス金属でもよい。
【0117】
RuやRuO2に微量の不純物を含有することによってアモルファス化が誘発されていてもよい。すなわちSi, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された1以上の金属を含有してもよい。不純物を混入することによって、仕事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘電体層との間の境界層の誘電率を制御することが可能になる。
【0118】
なお、本発明の実施の形態では、トランジスタについての応用例を示したが、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物(例えばAlを含む高誘電率酸化物)を用いて、メモリ素子として応用してもよい。
【0119】
図19に、上記半導体構造体の作製方法の一例を示す。
【0120】
まず、ウェットエッチングあるいはドライエッチングによって、起立した半導体のFin構造を作製し、Finの上部及びFinが起立する半導体基板上にイオン注入によってソース・ドレイン部を作製する(図19(a))。次に、Fin幅をエッチングによって薄くした後、該半導体Fin上にCVD法を用いてLa2O3、RuOx、多結晶Ruを積層し(図19(b))、RIEによってゲート電極構造に加工する(図19(c))。層間絶縁膜をCVD法で堆積し(図19(d))、リソグラフィー技術でソース・ドレイン部を高誘電率ゲート絶縁膜であるLa2O3をエッチストッパーとして開口する。La2O3をエッチングしてSi表面を露出させ(図19(e))、ソース・ドレイン電極を形成する(図19(f))。
【0121】
なお、同業者であれば容易にわかることであるが、上記作製例で記述された工程以外にも例えばSi基板の洗浄工程やpウェルやnウェルの形成、素子間分離領域の形成といったトランジスタ素子を形成するのに必要となる基本工程が含まれていることは言うまでもない。すなわち、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であるアモルファスRu酸化物薄膜の堆積工程としてCVDを実施例としたが、それに限定されない。CVD、ALDが好ましいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造体の作製に困難であるが、CVD法よりも簡便でコストダウンも可能である。またスパッタリング法で作製するには、圧力を上げてパワーを上げ基板温度を下げるとよいが、パワーを上げすぎると下地のゲート絶縁膜に損傷を与え、好ましくない。
【図面の簡単な説明】
【0122】
【図1】ダブルゲートFETの3つの異なる種類の構造
【図2】本発明で用いたCVD装置の概略図
【図3】堆積した薄膜のX線光電子スペクトル。堆積温度は150℃、200℃、300℃。表面を約1nmエッチングしてある。挿入図は、堆積温度100℃のAs depo状態の薄膜のX線光電子スペクトルである。
【図4】堆積温度150℃、200℃、260℃、300℃において作製した薄膜のX線回折像
【図5】堆積した薄膜のSEM像。(a)300℃15分堆積、(b)260℃15分堆積、(c)240℃90分堆積、(d)200℃90分堆積
【図6】4端子法で測定した室温における薄膜の抵抗率の堆積温度依存性
【図7】垂直に起立したシリコン半導体上にCVD法で被覆したアモルファスRuOx薄膜の断面TEM像の模式図
【図8】アモルファスRuOxをゲート電極として用いたMOSキャパシターのC-V特性。周波数は1MHz
【図9】アモルファスRuOxをゲート電極とするMISFETの一例
【図10】アモルファスRuOxをゲート電極とするMISFETの作製工程例
【図11】アモルファスRuOxをゲート電極とするMISFETの一例
【図12】アモルファスRuOxをゲート電極とするMISFETの作製工程例
【図13】アモルファスRuOxをフローティングゲートとするメモリ素子の一例
【図14】アモルファスRuOxをフローティングゲートとするメモリ素子の作製工程例
【図15】アモルファスRuOxをゲート電極とするfinFETの一例
【図16】アモルファスRuOxをゲート電極とするfinFETの作製工程例
【図17】アモルファスRuOxをゲート電極とする分離型二重ゲートトランジスタの作製工程例
【図18】アモルファスRuOxをゲート電極とする縦型FETの一例
【図19】アモルファスRuOxをゲート電極とする縦型FETの作製工程例




 

 


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