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発明の名称 発振装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−184809(P2007−184809A)
公開日 平成19年7月19日(2007.7.19)
出願番号 特願2006−2115(P2006−2115)
出願日 平成18年1月10日(2006.1.10)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 野村 記央 / 河辺 信宏
要約 課題
発振信号の発振周波数が高いほど、当該発振信号の波形がより鈍っていた。

解決手段
発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のCMOSバッファ回路であって、当該複数のCMOSバッファ回路の入力端が一つに接続されており、当該複数のCMOSバッファ回路の出力端が一つに接続されており、各CMOSバッファ回路が前記増幅された発振信号をバッファリングする前記複数のCMOSバッファ回路と、を含む。
特許請求の範囲
【請求項1】
発振信号を生成する発振回路と、
前記生成された発振信号を増幅する増幅回路と、
相互に並列接続された複数のCMOSバッファ回路であって、当該複数のCMOSバッファ回路の入力端が一つに接続されており、当該複数のCMOSバッファ回路の出力端が一つに接続されており、各CMOSバッファ回路が前記増幅された発振信号をバッファリングする前記複数のCMOSバッファ回路と、を含むことを特徴とする発振装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、光通信システム及び無線通信システム等に用いられる発振装置に関し、特に、発振信号を外部装置等の負荷に供給するためのバッファ回路を有する発振装置に関する。
【背景技術】
【0002】
図3に示されるように、従来の発振装置OSC10は、発振回路10(例えば、コルピッツ型発振回路)により生成された、発振周波数f(例えば、数百MHz)を有する発振信号S10を、増幅回路20(例えば、エミッタ接地増幅回路)により増幅し、更に、下記の特許文献1に記載されているように、CMOSインバータ回路30によりバッファリングした後、容量Cpの容量性負荷C10を有する外部装置EXT10に供給する。ここで、CMOSインバータ回路30の出力インピーダンスZ0は、Z0=1/(2πf・Cp)により与えられる。
【0003】
【特許文献1】特開平6−204748号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記した従来の発振装置OSC10では、上記の式から明らかなように、前記容量性負荷C10の容量Cpの増大に伴い、前記CMOSインバータ回路30の出力インピーダンスZ0が小さくなり、加えて、発振信号S10の発振周波数fの高周波化に伴い、出力インピーダンスZ0がより小さくなり、結果的に、発振信号S10の発振周波数fが高いほど、当該発振信号S10の波形がより鈍るという問題があった。
【課題を解決するための手段】
【0005】
本発明に係る発振装置は、上記した課題を解決すべく、(1)発振信号を生成する発振回路と、(2)前記生成された発振信号を増幅する増幅回路と、(3)相互に並列接続された複数のCMOSバッファ回路であって、当該複数のCMOSバッファ回路の入力端が一つに接続されており、当該複数のCMOSバッファ回路の出力端が一つに接続されており、各CMOSバッファ回路が前記増幅された発振信号をバッファリングする前記複数のCMOSバッファ回路と、を含む。
【0006】
本発明に係る発振装置によれば、相互に並列接続された前記複数のCMOSバッファ回路が、それぞれ、前記発振信号をバッファリングし、CMOSバッファ回路1つ当たりが賄うべき容量性負荷が、従来のような1つのCMOSバッファ回路が賄うべき容量性負荷に比して小さくなる。この結果、前記複数のCMOSバッファ回路のそれぞれの出力インピーダンスを従来に比して大きくすることができ、これにより、発振信号の発振周波数が高くても、当該発振信号の波形が鈍ることを抑えることが可能となる。
【発明を実施するための最良の形態】
【0007】
本発明に係る発振装置の実施例について図面を参照して説明する。
【0008】
図1は、実施例の発振装置の構成を示す。実施例の発振装置OSC1は、図1に示されるように、外部装置EXT1に発振信号S1を供給すべく、発振回路1と、増幅回路2と、CMOSバッファ回路である2つのCMOSインバータ回路3a、3bを含む。
【0009】
発振回路1は、例えば、水晶振動子(図示せず)を有するコルピッツ発振回路やハートレー発振回路からなり、発振周波数fを有する発振信号S1を生成する。
【0010】
増幅回路2は、例えば、エミッタ接地型増幅回路やベース接地型増幅回路からなり、前記発振回路1により生成された発振信号S1を増幅する。
【0011】
2つのCMOSインバータ回路3a、3bは、相互に並列接続されており、それぞれ、増幅回路2により増幅された発振信号S1をバッファリングした後、即ち、発振信号S1に波形整形を施した後、発振装置OSC10の出力端から、1つの発振信号S1として外部装置EXT1に出力する。外部装置EXT1は、図1に示されるように、容量性負荷C1(容量Cp)を有する。2つのCMOSインバータ回路3a、3bは、当該容量性負荷C1を分担することにより、CMOSインバータ回路3a、3bの各々は、容量性負荷C1の1/2を担当することになる。ここで、CMOSインバータ回路3a、3bの出力インピーダンスZ1は、Z1=1/(2πf・(1/2・Cp))で与えられる。CMOSインバータ回路3a、3bの出力インピーダンスZ1は、図3に図示した従来の発振装置OSC10の出力インピーダンスZ0、即ち、1/(2πf・Cp)に比較して大きくなることから、発振周波数fがたとえ高くても、発振信号S1の波形を従来の発振信号S10の波形に比して鋭くすることが可能となる。
【0012】
《変形例》
図2は、変形例の発振装置の構成を示す。変形例の発振装置OSC2は、図2に示されるように、実施例1の発振装置OSC1と同様に、発振回路1と、増幅回路2とを含み、他方で、実施例1の発振装置OSC1と異なり、n個(3つ以上)の並列接続されたCMOSインバータ回路3a、3b、3c、...を含む。当該複数のCMOSインバータ回路3a、3b、3c、...の各々は、増幅回路2により増幅された発振信号S1をバッファリングする。これにより、当該複数のCMOSインバータ回路3a、3b、3c、...の各々の出力インピーダンスZ2は、Z2=1/(2πf・(1/n・Cp))により与えられる。当該出力インピーダンスZ2は、実施例の発振装置OSC1におけるCMOSインバータ回路3a、3bの出力インピーダンスZ1より大きいことから、変形例のCMOSインバータ回路3a、3b、3c、...が出力し合成する発振信号S1の発振周波数fが高くても、当該発振信号S1の波形を、実施例のCMOSインバータ回路3a、3bが出力し合成する発振信号S1の波形に比して、より一層鋭くすることが可能となる。
【図面の簡単な説明】
【0013】
【図1】実施例の発振装置のブロック図。
【図2】変形例の発振装置のブロック図。
【図3】従来の発振装置のブロック図。
【符号の説明】
【0014】
OSC1…発振装置、1…発振回路、2…増幅回路、3a、3b…CMOSバッファ回路、S1…発振信号、C1…容量性負荷。




 

 


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