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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−88138(P2007−88138A)
公開日 平成19年4月5日(2007.4.5)
出願番号 特願2005−273656(P2005−273656)
出願日 平成17年9月21日(2005.9.21)
代理人 【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
発明者 村松 諭
要約 課題

接合リーク電流の発生が軽減されたエレベーテッド・ソース/ドレイン構造を有する半導体装置の製造方法を提供することができる。

解決手段
特許請求の範囲
【請求項1】
半導体基板表面の所定の位置に溝部を形成する工程と、
前記溝部を埋設するとともに、前記半導体基板表面から突出した形状を有する素子分離膜を形成する工程と、
前記半導体基板および前記素子分離膜を覆うように膜を形成する工程と、
前記膜を選択的に除去して、前記半導体基板上に露出する前記素子分離膜の側壁に保護膜を形成する工程と、
前記半導体基板上にゲート電極部を作製する工程と、
前記保護膜と前記ゲート電極部との間の前記半導体基板の表面にエピタキシャル層を形成する工程と、
前記エピタキシャル層の少なくとも一部にシリサイド層を形成する工程と、
を含む、半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記ゲート電極部を作製する前記工程が、
前記半導体基板上にゲート電極を形成する工程と、
前記半導体基板上に絶縁膜を形成した後、該絶縁膜をエッチバックして、前記ゲート電極の側壁にサイドウォールを形成する工程と、
を含む、半導体装置の製造方法。
【請求項3】
請求項1または2に記載の導体装置の製造方法において、
前記エピタキシャル層の前記半導体基板表面からの高さが、前記保護膜の前記半導体基板表面からの高さよりも低くなるように前記エピタキシャル層を形成する、半導体装置の製造方法。
【請求項4】
請求項1乃至3のいずれかに記載の導体装置の製造方法において、
前記膜がSiとNとを含有する、半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、エレベーテッド・ソース/ドレイン構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体基板に接合深さの浅いエクステンション領域を形成し、短チャネル特性を改善する技術が用いられている。また、ソース/ドレイン領域を低抵抗化する為に、当該領域上にシリサイド層が設けられている。しかしながら、シリサイド層の下方の接合深さ(高濃度Si層の深さ)が薄いと、接合リーク電流が急増する。このため、ソース/ドレイン領域上に選択エピタキシャル成長を行うことによりエレベーテッド・ソース/ドレイン構造を形成し、短チャネル特性を改善するとともに接合リーク電流の低減を図る技術が公知の技術として知られている(例えば、非特許文献1)。
【0003】
このような技術を用いた従来の半導体装置の製造方法としては、例えば特許文献1に記載されたものがある。同文献に記載された半導体装置の製造方法においては、まず、半導体基板上の素子分離膜とゲート電極部との間に、エピタキシャル層を形成する。その後、素子分離膜とエピタキシャル層との間の凹部を埋め込むように、ポリシリコン膜を形成する。
【0004】
さらに、半導体装置の製造方法としては、特許文献2に記載されたものがある。同文献に記載された半導体装置の製造方法の工程断面図を図5〜図6に示す。
【0005】
この半導体装置の製造方法は、まず、半導体基板202に形成された溝部を埋設するとともに、半導体基板202の表面から突出した形状を有する素子分離膜206を形成する(図5(a))。そして、通常の方法に従い、ゲート酸化膜212と、ゲート電極216とを形成する。ゲート電極216を形成した後、ゲート電極216等をマスクとしたイオン注入法により、半導体基板202の表層に、エクステンション領域218、219を形成する。そして、全体を覆うように絶縁膜(不図示)を形成した後、エッチバックを行い、ゲート電極216の側壁にサイドウォール222を形成する。このような工程により、ゲート酸化膜212と、ゲート電極216と、サイドウォール222とからなるゲート電極部213が形成される(図5(b))。また、サイドウォール222を作製する際のエッチング工程等により、素子分離膜206の側壁に凹部206aが形成される。
【0006】
次いで、半導体基板202と、ゲート電極部213と、素子分離膜206とを覆うように絶縁膜(不図示)を形成する。この絶縁膜を選択的に除去して、半導体基板202上に露出する素子分離膜206の凹部206aに保護膜210を形成する(図5(c))。
【0007】
次いで、保護膜210とゲート電極部213との間の半導体基板202の表面にエピタキシャル層214を形成する(図6(a))。そして、エピタキシャル層214の表層およびゲート電極216の表層にシリサイド層230を形成する(図6(b))。その後、通常のCMOS半導体の製造プロセスに準拠し半導体装置を製造する。
【0008】
このように、特許文献2に記載の半導体装置の製造方法は、エピタキシャル層214を形成する直前に、素子分離膜206の側壁に保護膜210を形成する方法である。保護膜210を予め形成することにより、露出している半導体基板202表面を平坦にし、当該表面に形成されるエピタキシャル層の成長速度を等しくして均一な膜厚のエピタキシャル層214を形成する。そして、当該公報には、このようなエピタキシャル層214に層厚の均一なシリサイド層230を形成することにより、接合リーク電流を低減することができると記載されている。
【0009】
このような観点からは、素子分離膜206の保護膜210を、ゲート電極部213を作製した後に形成し、保護膜210がエッチング等により損傷を受けないようにすることが望まれる。つまり、ゲート電極部213を作製する前に保護膜210を形成すると、サイドウォール222等を形成する際に保護膜210が損傷を受け、層厚の均一なシリサイド層230を形成することができないためである。
【0010】
また、特許文献3には、埋込型の素子分離膜を半導体基板に形成した後、当該素子分離膜上に、半導体基板表面から突出するようにストッパー絶縁膜を形成する工程を有する半導体装置の製造方法が記載されている。
【非特許文献1】S.S.Wong et al."Elevated Source/Drain MOSFET,"IEDM Tech.Dig.,p634,1984
【特許文献1】特開平11−354784号公報
【特許文献2】特開2000−31480号公報
【特許文献3】特開2000−260952号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献1,2に記載の従来技術においては、依然として接合リーク電流が発生する場合があった。
【0012】
第二に、特許文献3に記載の従来技術においては、埋込型の素子分離膜を半導体基板に形成した後、当該素子分離膜上に、半導体基板表面から突出するようにストッパー絶縁膜を形成する必要があり、製造工程が煩雑になる。
【課題を解決するための手段】
【0013】
本発明者は、上記課題のうち接合リーク電流を抑制するためには、特許文献1,2の製造方法では充分ではなく、素子分離膜の側壁に凹部が形成されないようにすることが必要であることを見出した。
【0014】
つまり、ゲート電極の側壁にサイドウォールを形成する際、素子分離膜が形成されていると、素子分離膜全体がエッチングされる。これにより、素子分離膜の側壁に凹部(以下、ディボットともいう)が形成され、素子分離膜が埋設されていた溝部において半導体基板の表面が露出する。この状態で、素子分離膜の側壁に保護膜を形成すると、例えば図7に示すように、半導体基板と素子分離膜との間に段差が形成される。そのため、シリサイド層が段差に落ち込むように形成され、依然として、接合リーク電流が発生することがあった。
【0015】
本発明は上記事情を鑑みてなされたものであり、以下の構成を有する。
本発明に係る半導体装置の製造方法は、半導体基板表面の所定の位置に溝部を形成する工程と、
前記溝部を埋設するとともに、前記半導体基板表面から突出した形状を有する素子分離膜を形成する工程と、
前記半導体基板および前記素子分離膜を覆うように膜を形成する工程と、
前記膜を選択的に除去して、前記半導体基板上に露出する前記素子分離膜の側壁に保護膜を形成する工程と、
前記半導体基板上にゲート電極部を作製する工程と、
前記保護膜と前記ゲート電極部との間の前記半導体基板の表面にエピタキシャル層を形成する工程と、
前記エピタキシャル層の少なくとも一部にシリサイド層を形成する工程と、
を含む。
【0016】
本発明によれば、素子分離膜の側壁に備えられた保護膜を、ゲート電極部を作製する前に形成するという簡便な方法により、素子分離膜の側壁に凹部が形成されないようにすることができる。そのため、シリサイド層の層厚(形成深さ)を均一とすることができ、接合リーク電流の発生が軽減された半導体装置の製造方法を提供することができる。
【発明の効果】
【0017】
本発明によれば、接合リーク電流の発生が軽減されたエレベーテッド・ソース/ドレイン構造を有する半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【0019】
本実施形態の半導体装置の製造方法は、図1〜4に示すように以下の工程を有する。
(i)半導体基板102の表面の所定の位置に溝部105を形成する工程(図1(a))。
(ii)溝部105を埋設するとともに、半導体基板102の表面から突出した形状を有する素子分離膜106を形成する工程(図1(b)〜(c))。
(iii)半導体基板102および素子分離膜106を覆うように膜108を形成する工程(図2(a))。
(iv)膜108を選択的に除去して、半導体基板102上に露出する素子分離膜106の側壁106aに保護膜110を形成する工程(図2(b))。
(v)半導体基板102上にゲート電極部123を作製する工程(図2(c)〜図3(c))。
(vi)保護膜110とゲート電極部123との間の半導体基板102の表面にエピタキシャル層124を形成する工程(図4(a))。
(vii)エピタキシャル層124の少なくとも一部にシリサイド層130を形成する工程(図4(b))。
【0020】
以下、上記工程に沿って、本実施形態の半導体装置の製造方法を説明する。
【0021】
まず、半導体基板102の表面の所定の位置に溝部105を形成する(図1(a))。
具体的には、半導体基板102上にシリコン酸化膜103と窒化膜104とを順に形成する。シリコン酸化膜103を形成するには、半導体基板102を熱酸化する方法や、化学気相成長法(CVD法)により半導体基板102上に形成する方法等が挙げられる。窒化膜104としては、SiNやSi等からなる膜を用いることができ、CVD法等により形成することができる。
【0022】
そして、窒化膜104上にレジスト膜(不図示)を形成し、通常のリソグラフィ工程により所定の位置に開口部を形成する。このレジスト膜をマスクとして、酸化膜103および窒化膜104に開口部を形成し、さらに半導体基板102に溝部105を形成する(図1(a))。
【0023】
次に、半導体基板102に形成された溝部105を埋設するとともに、半導体基板102の表面から突出した形状を有する素子分離膜106を形成する(図1(b)〜(c))。
【0024】
具体的には、溝部105を埋設し、かつ窒化膜104表面を覆うように絶縁膜(不図示)を形成する。この絶縁膜は、CVD法等により形成することができる。絶縁膜としては、SiO膜、SiN膜等を挙げることができる。
【0025】
次いで、通常の剥離工程により、窒化膜104上の絶縁膜を除去し、溝部105内にのみ絶縁膜を残して素子分離膜106を形成する(図1(b))。
【0026】
そして、通常のウエットエッチング工程により酸化膜103および窒化膜104を除去する。これにより、溝部105を埋設し、さらに半導体基板102の表面から突出した形状を有する素子分離膜106が形成される(図1(c))。このウエットエッチング工程の際に、素子分離膜106の上端部もエッチングされ、側壁106aが形成される。
【0027】
素子分離膜106の半導体基板102表面からの高さ(以下、突き出し量ともいう)は、従来よりも低くすることができる。つまり、従来の方法において保護膜210を形成する場合、ゲート電極部213を作製する際のエッチバック等により素子分離膜206の高さが低くなる。そのため、保護膜210を所定の高さとする場合には、エッチバック等により素子分離膜206が低くなる量を計算に入れて、素子分離膜206を作製する必要がある。このように、素子分離膜206の突き出し量が高くなると、ゲート電極216作製時の露光工程において、素子分離膜206と半導体基板202との間で焦点深度(DOF:Depth of Field)の損失が生じる。
【0028】
これに対し、本実施形態においては、ゲート電極部123を作製する前に保護膜110を形成しているため、エッチバック等により素子分離膜106が低くなる量を考慮する必要がない。さらに、従来よりも素子分離膜106の高さを低くすることができるので、ゲート電極116作製時の露光工程において、素子分離膜106と半導体基板102との間で焦点深度(DOF)の損失が軽減される。さらに、保護膜110は、ゲート電極部123を作製する前に形成されているため、素子分離膜206の側壁の凹部206aに形成される従来の保護膜210よりも、なだらかに高さが変化する。そのため、焦点深度(DOF)の損失がさらに軽減される。
【0029】
このような素子分離膜106の半導体基板102表面からの高さは、エピタキシャル層124の膜厚よりも高くすることができ、例えば1.5nm以上450nm以下程度とすることができる。
【0030】
次いで、半導体基板102および素子分離膜106を覆うように膜108を形成する(図2(a))。
具体的には、まず、熱酸化法やCVD法等により半導体基板102および素子分離膜106を覆うように、酸化膜(不図示)を形成する。さらに、イオン注入法により、半導体基板102の所望の領域にウェルを形成し、さらにVtしきい値制御用の不純物注入を行う。
【0031】
そして、酸化膜を除去した後に、半導体基板102および素子分離膜106を覆うように膜108を形成する(図2(a))。膜108は、SiとNとを含有する膜とすることができる。具体的には、SiN、Si等を挙げることができる。このような膜108を用いることにより、後述するゲート電極部123を形成する際のエッチング工程において、第1絶縁膜120および第2絶縁膜122と容易にエッチング選択比を取ることができ、膜108がエッチング除去されることを抑制することができる。
【0032】
次いで、エッチバックにより、半導体基板102上に露出する素子分離膜106の側壁106aに残すように膜108を選択的に除去して保護膜110を形成する(図2(b))。後述するゲート電極部123を作製する前に、保護膜110を形成することにより、ゲート電極部123作製時におけるエッチング等から素子分離膜106を保護することができる。さらに、保護膜110は、側壁106aおよび半導体基板102の表面に接するように形成される。そのため、従来のように半導体基板102の表面に段差が生じることがなく、後述するシリサイド層130の層厚(形成深さ)を均一とすることができるため、接合リーク電流の発生を軽減することができる。
【0033】
さらに、保護膜110の半導体基板102表面からの高さは、素子分離膜106の半導体基板102表面からの高さと略同一である。本実施形態においては、ゲート電極部123を作製する前に保護膜110を形成しているため、エッチング等による素子分離膜106の高さの減少を考慮することなく、所定の高さの保護膜110を形成することができる。保護膜110の半導体基板102表面からの高さは、1.5nm以上450nm以下程度とすることができる。
【0034】
そして、半導体基板102上にゲート電極部123を作製する(図2(c)〜図3(c))。
具体的には、まず、半導体基板102上に、従来の方法によりゲート酸化膜112を形成し、さらにゲート酸化膜112上に多結晶シリコン膜114を形成する(図2(c))。次いで、多結晶シリコン膜114を所定の形状となるようにエッチングすることにより、ゲート電極116を形成する(図3(a))。
【0035】
そして、P型MOS形成領域を覆うレジスト膜(不図示)を形成する。ゲート電極116と、素子分離膜106および保護膜110と、さらにP型MOS形成領域を覆うレジスト膜をマスクとして、半導体基板102の表層に、SbやAs等のN型不純物をドープする。これにより、一対の第1エクステンション領域118が形成される(図3(b))。さらに、P型MOS形成領域を覆うレジスト膜を除去するとともに、N型MOS形成領域を覆うレジスト膜(不図示)を形成する。同様にして、P型MOS形成領域において、半導体基板102の表層にB等のP型不純物をドープして、一対の第2エクステンション領域119を形成する(図3(b))。
【0036】
そして、N型MOS形成領域を覆うレジスト膜を除去し、ゲート酸化膜112と、ゲート電極116と、保護膜110と、素子分離膜106とを覆うように、CVD法により第1絶縁膜および第2絶縁膜を積層する。第1絶縁膜としては、シリコン酸化膜等を用いることができる。第2絶縁膜としては、シリコン窒化膜、シリコン酸化膜等を用いることができる。
【0037】
次いで、これらの膜をエッチバックし、ゲート酸化膜112およびゲート電極116の側壁に形成された断面略L字型の第1絶縁膜120と、第1絶縁膜120の表面を覆う断面略扇状の第2絶縁膜122とからなるサイドウォール121を形成する。これにより、ゲート酸化膜112と、ゲート電極116と、サイドウォール121とからなるゲート電極部123が形成される(図3(c))。
【0038】
本実施形態においては、保護膜110とエッチング選択比の取れる材料から形成することができ、例えばSiOから形成することができる。これにより、第1絶縁膜120および第2絶縁膜122をエッチングする際においても、保護膜110は影響を受けないため、保護膜110の所望の突き出し量を容易に設定することができる。
【0039】
次いで、保護膜110とゲート電極部123との間の半導体基板102の表面に、エピタキシャル層124を形成する(図4(a))。
【0040】
具体的には、ゲート電極部123を形成した後に、半導体基板102を洗浄液に浸し、半導体基板102の表面酸化膜を除去する。洗浄液としては、希釈フッ酸(HF)等を挙げることができる。本実施形態において、保護膜110は、SiとNとを含有する化合物からなり、このような洗浄液に対してエッチング耐性を有する。
【0041】
次いで、通常の選択エピタキシャル成長法により、保護膜110とゲート電極部123との間に露出しているゲート酸化膜112の表面にエピタキシャル層124を形成する。具体的には、エピタキシャル層124の半導体基板102表面からの高さは、1nm以上300nm以下程度とすることができる。
【0042】
エピタキシャル層124は、半導体基板102表面からの高さを、保護膜110の半導体基板102表面からの高さよりも低くなるように形成する。この高さの差は、0.5nm以上50nm以下程度とすることができる。これにより、素子分離膜106上でエピタキシャル層124同士が接触することがなく、これらが電気的に導通することを抑制することができる。これにより、隣り合ったトランジスタの電気的ショートおよび、接合リーク電流を抑制することができる。
【0043】
そして、P型MOS形成領域を覆うレジスト膜(不図示)を形成する。ゲート電極部123と、素子分離膜106および保護膜110と、さらにP型MOS形成領域を覆うレジスト膜とをマスクとして、半導体基板102の表層に、SbやAs等のN型不純物をドープする。これにより、一対の第1ソース/ドレイン領域126が形成される(図4(a))。さらに、P型MOS形成領域を覆うレジスト膜を除去するとともに、N型MOS形成領域を覆うレジスト膜(不図示)を形成する。同様にして、P型MOS形成領域において、半導体基板102の表層にB等のP型不純物をドープして、一対の第2ソース/ドレイン領域128を形成する。そして、N型MOS形成領域を覆うレジスト膜を除去した後、アニールして拡散層内の不純物を活性化させる(図4(a))。
【0044】
そして、エピタキシャル層124の表層およびゲート電極116の表層にシリサイド層130を形成する(図4(b))。シリサイド層130としては、ニッケルシリサイド、コバルトシリサイド等を挙げることができる。
その後、通常のCMOS半導体の製造プロセスに準拠し、半導体装置を製造する。
【0045】
以下に、本実施形態の効果を説明する。
本実施形態の半導体装置の製造方法によれば、素子分離膜の側壁に備えられた保護膜を、ゲート電極部を作製する前に形成しているため、ゲート電極部の加工時における素子分離膜の損傷を防止することができる。そのため、素子分離膜の側壁に凹部(ディボット)が形成されず、層厚(形成深さ)が均一なシリサイド層を形成することができるため、接合リーク電流の発生が軽減される。
【0046】
前述の特許文献2に記載の半導体装置の製造方法は、エピタキシャル層214を形成する直前に、素子分離膜206の側壁に保護膜210を形成する方法である。この方法では、ゲート電極部213を作製する際に、素子分離膜206が保護膜210で保護されておらず、素子分離膜206に凹部206aが形成され、層厚の均一なシリサイド層を形成することができない。そのため、ゲート電極部213を作製する工程後に、素子分離膜206の側壁に保護膜210を形成しても、図7に示すように半導体基板202と素子分離膜206との間に段差232が形成される。そのため、シリサイド層230が段差232に落ち込むように形成され、依然として、接合リーク電流の問題が解決されていない。
【0047】
これに対し、本実施形態の半導体装置の製造方法においては、素子分離膜106の側壁106aに備えられた保護膜110を、ゲート電極部123を作製する前に形成するという簡便な方法により、シリサイド層130の層厚(形成深さ)を均一とすることができるため、接合リーク電流の発生が軽減された半導体装置の製造方法を提供することができる。
【0048】
さらに、本実施形態においては、ゲート電極部123を作製する前に保護膜110を形成しているため、エッチバック等により素子分離膜106が低くなる量を考慮する必要がない。さらに、従来よりも素子分離膜106の高さを低くすることができるので、ゲート電極116作製時の露光工程において、素子分離膜106と半導体基板102との間で焦点深度(DOF)の損失が軽減される。さらに、保護膜110は、ゲート電極部123を作製する前に形成されているため、素子分離膜206の側壁の凹部206aに形成される従来の保護膜210よりも、なだらかに高さが変化する。そのため、焦点深度(DOF)の損失がさらに軽減される。
【0049】
また、本実施形態においては、エピタキシャル層124の半導体基板102表面からの高さを、保護膜110の半導体基板102表面からの高さよりも低くなるように形成することができる。
これにより、素子分離膜106上でエピタキシャル層124同士が接触することがなく、これらが電気的に導通することを抑制することができる。これにより、隣り合ったトランジスタの電気的ショートおよび、接合リーク電流を抑制することができる。
【0050】
さらに、本実施形態においては、SiとNとを含有する膜108を用いることができる。
このような膜108を用いることにより、ゲート電極部123を形成する際のエッチング工程において、第1絶縁膜120および第2絶縁膜122とエッチング選択比を容易に取ることができる。さらに、希釈フッ酸(HF)等の洗浄液により、半導体基板102の表面酸化膜を除去する際においても、洗浄液に対してエッチング耐性を有する。このように膜108は、半導体装置の製造工程におけるエッチング除去に対して耐性を有しているため、素子分離膜106に凹部が形成されることがない。そのため、半導体基板102上に層厚の均一なシリサイド層130を形成することができ、接合リーク電流が抑制される。
【0051】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【0052】
たとえば、オフセットサイドウォールである第1絶縁膜120を形成した後に、エピタキシャル層124を成膜し、その後に第2絶縁膜122を形成することもできる。
【0053】
また、第1ソース/ドレイン領域126または第2ソース/ドレイン領域128を形成した後に、これらのソース/ドレイン領域上にエピタキシャル層124を形成することもできる。
【図面の簡単な説明】
【0054】
【図1】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図2】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図3】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図4】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図5】従来の半導体装置の製造方法の工程断面図である。
【図6】従来の半導体装置の製造方法の工程断面図である。
【図7】従来の半導体装置の製造方法における素子分離膜の部分拡大図である。
【符号の説明】
【0055】
102 半導体基板
103 シリコン酸化膜
104 窒化膜
105 溝部
106a 側壁
106 素子分離膜
108 膜
110 保護膜
112 ゲート酸化膜
114 多結晶シリコン膜
116 ゲート電極
118 第1エクステンション領域
119 第2エクステンション領域
120 第1絶縁膜
121 サイドウォール
122 第2絶縁膜
123 ゲート電極部
124 エピタキシャル層
126 第1ソース/ドレイン領域
128 第2ソース/ドレイン領域
130 シリサイド層




 

 


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