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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−88054(P2007−88054A)
公開日 平成19年4月5日(2007.4.5)
出願番号 特願2005−272477(P2005−272477)
出願日 平成17年9月20日(2005.9.20)
代理人 【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
発明者 益岡 有里 / 君塚 直彦 / 今井 清隆
要約 課題
従来の半導体装置においては、閾値電圧が相異なる複数のFETを単一の基板バイアス電圧で好適に制御することが困難であった。

解決手段
半導体装置1は、半導体基板10、およびFET20,30を備えている。これらのFET20,30は、互いに異なる閾値電圧を持っている。各FET20,30のソース領域とドレイン領域とで挟まれた領域には、閾値電圧調整用の不純物注入領域の不純物ピークである第1の不純物ピークよりも深い位置に現れる第2の不純物ピークが存在している。ここで、FET20とFET30とでは、第2の不純物ピークの深さまたは大きさの少なくとも一方が相異なる。
特許請求の範囲
【請求項1】
半導体基板と、
前記半導体基板に設けられ、互いに異なる閾値電圧をもつ第1および第2の電界効果トランジスタと、を備え、
前記第1および第2の電界効果トランジスタの少なくとも一方は、前記閾値電圧調整用の不純物注入領域の不純物ピークである第1の不純物ピークを有し、
前記各電界効果トランジスタは、前記第1の不純物ピークよりも深く且つソース・ドレイン領域の接合界面よりも浅い位置に現れる第2の不純物ピークを有し、
前記第1の電界効果トランジスタと前記第2の電界効果トランジスタとでは、前記第2の不純物ピークの深さまたは大きさの少なくとも一方が相異なることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記第2の不純物ピークの大きさは、前記第1の不純物ピークの大きさの1/10以上である半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
前記第1および第2の電界効果トランジスタのゲート絶縁膜の厚みは、互いに等しい半導体装置。
【請求項4】
請求項1乃至3いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート絶縁膜は、高誘電率膜である半導体装置。
【請求項5】
請求項1乃至4いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート電極の材料は、金属である半導体装置。
【請求項6】
請求項1乃至5いずれかに記載の半導体装置において、
前記各電界効果トランジスタのゲート電極は、ポリシリコンおよび金属の積層構造を有する半導体装置。
【請求項7】
請求項1乃至6いずれかに記載の半導体装置において、
前記半導体基板に基板バイアス電圧が印加されるように構成されている半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
FET(電界効果トランジスタ)を備える半導体装置の製造においては、当該FETの閾値電圧を調整するために、リンイオン等の不純物を半導体基板中に注入することが行われる。また、この注入とは別に、特許文献1に開示されているように、パンチスルーストッパ領域を形成するための不純物注入が行われることもある。パンチスルーストッパ領域は、上述した閾値電圧調整用の不純物注入領域に比して、半導体基板中の深い位置に設けられる。このパンチスルーストッパ領域により、FETにおいて空乏層が拡がり過ぎるのが防止される。
【0003】
これら2種類の注入が行われた半導体装置においては、FETのソース領域とドレイン領域とで挟まれた領域に、閾値電圧調整用の不純物注入領域の不純物ピークと、それよりも深い位置に現れるパンチスルーストッパ領域の不純物ピークとが共存することになる。
【0004】
なお、空乏層が拡がり過ぎるのを防止する目的で、パンチスルーストッパ領域の代わりにポケット領域が設けられることもある。ポケット領域は、FETにおいてLDD(Light Doped Drain)領域の直下に設けられる。
【特許文献1】特開2002−368126号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、近年、FETの低消費電力化を図るべく、基板バイアス効果を利用することが行われてきている。基板バイアス効果とは、基板電位に依存してFETの閾値電圧が変化する現象である。すなわち、基板バイアス電圧を調整して、閾値電圧を動作時には比較的低く、待機時には比較的高く設定することにより、FETの消費電力を低減することができる。ここで、基板電位Vbsの変化に対する閾値電圧Vthの変化のし易さは、基板バイアス係数γと呼ばれ、下記式で定義される。
γ=ΔVth/ΔVbs…(1)
【0006】
しかしながら、基板バイアス係数は、閾値電圧に依存するため、閾値電圧が相異する複数のFET間では、基板バイアス係数も相異することになる。それゆえ、相異なる閾値電圧を有する複数のFETを備える半導体装置において、それらのFETの閾値電圧を単一の基板バイアス電圧で制御しようとすれば、特性シフト量(閾値電圧の変化量)がFET間で相異してしまう。このことは、回路のスピードバランスを崩し、誤動作を引き起こす原因になり得る。
【0007】
一方で、FET間での特性シフト量の相異を緩和すべく、閾値電圧毎に異なる基板バイアス電圧で制御しようとすれば、複数の基板バイアス電圧を発生させなければならないため、必要なエリア面積が増大してしまう。このことは、半導体装置の小型化を妨げる要因となる。
【課題を解決するための手段】
【0008】
本発明による半導体装置は、半導体基板と、上記半導体基板に設けられ、互いに異なる閾値電圧をもつ第1および第2の電界効果トランジスタと、を備え、上記第1および第2の電界効果トランジスタの少なくとも一方は、上記閾値電圧調整用の不純物注入領域の不純物ピークである第1の不純物ピークを有し、上記各電界効果トランジスタは、上記第1の不純物ピークよりも深く且つソース・ドレイン領域の接合界面よりも浅い位置に現れる第2の不純物ピークを有し、上記第1の電界効果トランジスタと上記第2の電界効果トランジスタとでは、上記第2の不純物ピークの深さまたは大きさの少なくとも一方が相異なることを特徴とする。
【0009】
この半導体装置においては、閾値電圧が相異なる第1および第2のFETにそれぞれ、閾値電圧調整用の不純物注入領域とは別の不純物注入領域が設けられている。そして、この不純物注入領域の不純物ピーク(第2の不純物ピーク)は、第1および第2のFET間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第2の不純物ピークにも依存する。したがって、第2の不純物ピークを第1および第2のFET間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。これにより、回路のスピードバランスを崩すことなしに、閾値電圧が相異なる第1および第2のFETの閾値電圧を単一の基板バイアス電圧で制御することが可能となる。
【発明の効果】
【0010】
本発明によれば、信頼性に優れるとともに小型化に適した半導体装置が実現される。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【0012】
図1は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置1は、半導体基板10、およびFET20,30を備えている。本実施形態において半導体基板10は、P型のシリコン基板である。半導体基板10中には、P型ウエル領域12,14、および素子分離領域としてSTI(シャロー・トレンチ・アイソレーション)16が形成されている。
【0013】
FET20(第1の電界効果トランジスタ)は、N型のFETであり、ソース・ドレイン領域22、LDD領域23、ゲート電極24およびゲート絶縁膜25を有している。ソース・ドレイン領域22およびLDD領域23は、P型ウエル領域12中に形成されている。また、ゲート電極24の側面上には、オフセットスペーサ29を介してサイドウォール26が形成されている。
【0014】
FET30(第2の電界効果トランジスタ)は、N型のFETであり、ソース・ドレイン領域32、LDD領域33、ゲート電極34およびゲート絶縁膜35を有している。ソース・ドレイン領域32およびLDD領域33は、P型ウエル領域14中に形成されている。また、ゲート電極34の側面上には、オフセットスペーサ39を介してサイドウォール36が形成されている。
【0015】
ゲート電極24,34の材料は、例えば、ポリシリコンまたは金属である。ゲート電極24,34は、ポリシリコンおよび金属の積層構造を有していてもよい。また、ゲート絶縁膜25,35の厚みは、互いに等しい。ゲート絶縁膜25,35は、例えば、シリコン酸化膜、酸窒化膜または高誘電率膜である。高誘電率膜は、シリコン酸化膜や酸窒化膜よりも比誘電率の高い膜であり、いわゆるhigh−k膜を用いることができる。高誘電率膜は、比誘電率10以上の材料により構成することができる。具体的には、高誘電率膜は、Hf、Zr、Ta、Alおよびランタノイド元素からなる群から選択される一または二以上の元素を含む酸化膜またはシリケート膜とすることができる。なお、当該膜中にN(窒素)が含まれていてもよい。
【0016】
これらのFET20,30は、互いに異なる閾値電圧を持っている。具体的には、FET30の方が、FET20よりも高い閾値電圧を持っている。なお、図1には示されていないが、半導体装置1には、N型FETであるFET20,30の他に、P型FETも設けられている。
【0017】
図2は、FET20の一部分(ソース・ドレイン領域22およびLDD領域23を含む部分)を示す断面図である。同図において、点線L1は、閾値電圧調整用の不純物注入領域の不純物ピーク(第1の不純物ピーク)の位置を示している。すなわち、FET20は、当該FET20の閾値電圧調整用の不純物注入領域を有している。また、点線L2は、パンチスルーストッパ領域の不純物ピーク(第2の不純物ピーク)の位置を示している。この第2の不純物ピークは、上記第1の不純物ピークよりも深い位置に現れている。ここで、第1および第2の不純物ピークの深さは、半導体基板10の表面から不純物ピークまでの距離として定義され、図中にそれぞれd1,d2で示されている。
【0018】
これら第1および第2の不純物ピークは、FET20のソース領域とドレイン領域とで挟まれた領域(図中に斜線を付した領域)に存在している。すなわち、第2の不純物ピークは、第1の不純物ピークよりも深く、且つソース・ドレイン領域22の接合界面よりも浅い位置に存在する。よって、上記接合界面の深さをd3とすれば、d1<d2<d3の関係が成り立つ。
【0019】
図3は、FET20のソース領域とドレイン領域とで挟まれた領域の不純物プロファイルの一例を示すグラフである。同図において、横軸および縦軸は、それぞれ深さおよび不純物濃度を表している。第1および第2の不純物ピークの大きさは、それぞれh1,h2で示されている。h2は、好ましくは(h1)/10以上である。
【0020】
FET30についても同様に、第1および第2の不純物ピークが存在し、やはりd1<d2<d3の関係が成り立つ。ここで、FET20とFET30とでは、第2の不純物ピークの深さまたは大きさの少なくとも一方が相異なる。すなわち、FET20における第2の不純物ピークの深さおよび大きさをそれぞれd2,h2、FET30における第2の不純物ピークの深さおよび大きさをそれぞれd2,h2とすれば、「d2≠d2またはh2≠h2」という条件が成り立つ。例えば、d2<d2且つh2<h2である。
【0021】
図4〜図6を参照しつつ、半導体装置1の製造方法の一例を説明する。まず、半導体基板10に所定のパターンを形成した後、エッチング等を行うことによりSTI16を形成する。また、半導体基板10の全面に、後にゲート絶縁膜25,35等となる酸化膜52を形成する(図4(a))。続いて、FET20が形成される領域が開口されたレジストR1をマスクとして、ボロン等のP型不純物を注入する(図4(b))。
【0022】
この注入は、(1)ウエル注入、(2)閾値電圧調整用の注入、および(3)パンチスルーストッパ領域形成用の3つの注入を含む。これらの3つの注入の順番は、任意である。一方、注入の深さは、(2)、(3)、(1)の順に深くなる。(2)の注入においては、例えば深さ0.1μm以下の領域に不純物ピーク(第1の不純物ピーク)が現れるようにし、ドーズ量は例えば1×1011〜5×1013cm−2とする。一方、(3)の注入においては、例えば深さ0.05μm以上0.15μm以下の領域に不純物ピーク(第2の不純物ピーク)が現れるようにし、ドーズ量は例えば1×1012〜5×1013cm−2とする。ただし、第2の不純物ピークの深さが、第1の不純物ピークよりも深く、且つソース・ドレイン領域の接合界面よりも浅くなるような注入条件とする。
【0023】
同様に、FET30が形成される領域が開口されたレジストR2をマスクとして、P型不純物を注入する(図4(c))。この注入も、上記(1)〜(3)の3つの注入を含む。ただし、FET20とFET30とでは、所望の閾値電圧が相異するために、(2)の注入の条件も相異する。また、(3)の注入についても、第2の不純物ピークの深さまたは大きさを両FET20,30間で相異させるべく、相異なる注入条件で実行される。例えば、FET30についての(3)の注入は、FET20についてのそれに比して、第2の不純物ピークが深く且つ大きくなるような条件で実行される。なお、図4(b)で説明した工程と図4(c)で説明した工程とは、順序が入れ替わってもよい。
【0024】
次に、半導体基板10上に、後にゲート電極24,34等となるポリシリコン膜54を形成する(図5(a))。このとき、必要に応じて、ポリシリコン膜54中にイオンを注入してもよい。なお、以下の工程では、FET20が形成される領域およびFET30が形成される領域に対して、同一の処理がなされる。したがって、同図には、FET20が形成される領域とP型FETが形成される領域とを示している。N型ウエル領域18は、当該P型FET用のウエル領域である。
【0025】
続いて、ポリシリコン膜54に対して、パターニングおよびエッチング等を施すことにより、ゲート電極24,44を形成する(図5(b))。さらに、ゲート電極24,44の側面上にそれぞれオフセットスペーサ29,49を形成する。その後、P型FETが形成される領域を覆うレジストR3をマスクとして、リン等のN型不純物を注入する。これにより、LDD領域23を形成する(図5(c))。このとき、LDD領域23と共に、エクステンションおよび/またはポケット領域を形成してもよい。同様に、N型FETが形成される領域を覆うレジストR4をマスクとして、P型不純物を注入する。これにより、LDD領域43を形成する(図5(d))。このときも、LDD領域43と共に、エクステンションおよび/またはポケット領域を形成してもよい。なお、図5(c)で説明した工程と図5(d)で説明した工程とは、順序が入れ替わってもよい。また、図5(c)の工程の後に、この工程で注入された不純物を活性化させるためのアニールを行ってもよい。
【0026】
次に、オフセットスペーサ29,49が形成されたゲート電極24,44の側面上に、それぞれサイドウォール26,46を形成する(図6(a))。その後、P型FETが形成される領域を覆うレジストR5をマスクとして、N型不純物を注入する。これにより、ソース・ドレイン領域22を形成する(図6(b))。同様に、N型FETが形成される領域を覆うレジストR6をマスクとして、P型不純物を注入する。これにより、ソース・ドレイン領域42を形成する(図6(c))。以上により、図1に示す半導体装置1を得る。なお、図6(b)で説明した工程と図6(c)で説明した工程とは、順序が入れ替わってもよい。また、図6(b)および図6(c)の工程の後に、これらの工程で注入された不純物を活性化させるためのアニールを行ってもよい。
【0027】
本実施形態の効果を説明する。半導体装置1においては、第2の不純物ピークがFET20,30間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第2の不純物ピークにも依存する。したがって、第2の不純物ピークをFET20,30間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。例えば、FET30についての第2の不純物ピークを、FET20についてのそれに比して、深く且つ大きくすればよい。
【0028】
図7は、本発明の効果を確認するために行った実験の結果を示すグラフである。この実験においては、第2の不純物ピークを固定して第1の不純物ピークにより閾値電圧を変化させた場合(Conventional channel:従来技術)、および第2の不純物ピークを変化させて閾値電圧を変化させた場合(Proposed channel:本発明)のそれぞれについて、基板バイアス電圧印加時の閾値電圧シフト量を測定した。横軸は、同じゲート長で基板バイアス電圧を印加していないときの閾値電圧を表している。また、縦軸は、基板バイアス電圧を−1V印加したときの閾値電圧シフト量、すなわち基板バイアス電圧を−1V印加したときの閾値電圧から基板バイアス電圧を印加していないときの閾値電圧を減じた値を表している。前者の場合には閾値電圧と閾値電圧シフト量との間に強い相関関係がある一方で、後者の場合には閾値電圧が変化しても閾値電圧シフト量は略一定となっている。つまり、第2の不純物ピークを調整することで、広い閾値電圧範囲において、基板バイアス電圧印加時の閾値シフト量を略一定に保てることがわかる。
【0029】
これにより、閾値電圧が相異なるFET20,30に単一の基板バイアス電圧を印加しても、FET20,30の特性シフト量(閾値電圧の変化量)が互いに略等しいため、回路のスピードバランスを維持することができる。換言すれば、回路のスピードバランスを崩すことなしに、閾値電圧が相異なるFET20,30の閾値電圧を単一の基板バイアス電圧で制御することが可能となる。このため、信頼性に優れるとともに小型化に適した半導体装置1が実現されている。
【0030】
このように第2の不純物ピークがFET20,30間で相異しているのは、上述した製造方法において、パンチスルーストッパ領域を形成する際の注入条件をFET20,30間で相異させていることに起因する。この点、従来は、工程数の削減等の理由から、同一の半導体基板中に形成される複数の同一導電型のFET間で閾値電圧が相異なる場合であっても、これら複数の同一導電型のFETに対して、閾値電圧調整用の注入を除いては、同一の注入条件を適用していた。
【0031】
それゆえ、従来の半導体装置においては、閾値電圧が相異なる複数の同一導電型のFET間で、第1の不純物ピークが相異なる一方で、第2の不純物ピークは互いに等しかった。ここで、不純物ピークが等しいとは、不純物ピークの深さおよび大きさが共に等しいことをいう。そのため、上述したように、閾値電圧の差がそのまま基板バイアス係数の差に表れ、それにより複数のFETの閾値電圧を単一の基板バイアス電圧で好適に制御することが困難であるという問題があった。また、閾値電圧の低いFETは、基板バイアス係数が小さいため、高い基板バイアス電圧を必要とする。しかしながら、基板バイアス電圧を高くすると、半導体装置の信頼性の劣化につながってしまうという問題もあった。
【0032】
これに対して、本実施形態においては、基板バイアス係数が閾値電圧にだけでなく第2の不純物ピークにも依存することに着目し、閾値電圧が相異なる複数の同一導電型のFET間で第2の不純物ピークを相異ならしめることにより、これらの問題を解決している。
【0033】
第2の不純物ピークは、各FET20,30のパンチスルーストッパ領域の不純物ピークである。このようにパンチスルーストッパ領域を利用することにより、半導体装置1の製造工程を複雑化させることなしに、第2の不純物ピークを設けることができる。
【0034】
ここで、第1および第2の不純物ピークの大きさを設定する方法の例を示す。図7に示す閾値電圧の範囲内で閾値電圧が低いトランジスタにおいては、元来チャネル不純物濃度が低い(1×1012〜5×1012cm−2程度の注入)。そのため、第2の不純物ピークの注入量が第1の不純物ピークの1/2以上であれば、Proposed channel(図7参照)の効果が充分に得られる。一方、閾値電圧が高いトランジスタにおいては、第1の不純物ピークの濃度が5×1012〜5×1013cm−2程度と高い。それゆえ第2の不純物ピークの寄与が小さくなるため、第2の不純物ピークの注入量が第1の不純物ピークの1/10以上(1×1012〜5×1012cm−2程度)であれば、Proposed channelの効果を充分に得ることができる。このため、広い閾値電圧範囲を制御しようと考えた場合に、第2の不純物ピークの大きさを第1の不純物ピークの大きさの1/10以上とすることで、基板バイアス係数を好適に調整することができる。
【0035】
また、本実施形態によれば、上述の効果に加え、製造ばらつきに起因する閾値電圧ばらつきが抑制された半導体装置を実現することもできる。図9(a)は、基板バイアス係数が一定でない従来技術の半導体装置Die−A、Die−Bについて、基板バイアス電圧を印加しない場合(Vbody=0V)と基板バイアス電圧を−0.6V印加した場合(Vbody=−0.6V)の閾値電圧の発生頻度(サンプル数)をプロットした図である。図9(b)は、基板バイアス係数が略一定である本実施形態の半導体装置Die−a、Die−bについて、基板バイアス電圧を印加しない場合(Vbody=0V)と基板バイアス電圧を−0.6V印加した場合(Vbody=−0.6V)の閾値電圧の発生頻度(サンプル数)をプロットした図である。
【0036】
Die−A、Die−B、Die−a、Die−bの閾値電圧は、基板バイアス電圧を印加しない状態で0.46Vおよび0.55Vの2種類の閾値電圧を持つ設計としているが、Die−B、Die−bの閾値電圧は、図9(a)および図9(b)それぞれの上側のグラフのように、製造ばらつきに起因して所望の閾値電圧からのずれが生じている。製造ばらつきにより所望の値からのずれが生じたDie−B、Die−bに対して、基板バイアス電圧を印加することで、所望の値であるDie−A、Die−aの閾値電圧に調整を行う。この結果を示すのが図9(b)の下側のグラフである。基板バイアス電圧を印加した場合、図9(a)の下側のグラフに示すように、Die−Bでは、2種類の閾値電圧が基板バイアス電圧の印加により調整できていない。一方で、図9(b)の下側のグラフに示すように、Die−bでは、2種類の閾値電圧が略重なっている。したがって、本発明によれば、基板バイアス電圧を印加することによって、製造ばらつきに起因する閾値電圧のずれを基板バイアス印加により調整可能であり、異なるチップ間のばらつきを抑制できることがわかる。
【0037】
FET20,30のゲート絶縁膜25,35の厚みは、互いに等しい。このため、これらの厚みが相異なる場合に比して、半導体装置1の製造工程が簡略化されている。FET20,30は閾値電圧が相異なるにも関わらず、ゲート絶縁膜25,35の厚みを等しくできるのは、これらのFET20,30に閾値電圧調整用の不純物注入領域を設けているためである。
【0038】
ゲート絶縁膜25,35として高誘電率膜を用いた場合、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第2の不純物ピークの深さおよび大きさについて、設計自由度が高まる。第2の不純物ピークに閾値電圧制御の役割を持たせる必要がなくなるからである。
【0039】
ゲート電極24,34の材料が、Ti、W、Ta、RuもしくはHf等の金属またはその窒化物である場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。また、図8に示すように、ゲート電極24,34が、ポリシリコン27,37と、Ni、Ti、Co、WもしくはPt等の金属または金属シリサイド28,38との積層構造を有する場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第2の不純物ピークの深さおよび大きさについて、設計自由度が高まる。
【0040】
各ゲート電極24,34,44の側面上にオフセットスペーサ29,39,49が形成されている。これにより、FETの短チャネル効果を抑制するとともに、ゲート電極およびLDD領域間のオーバーラップ容量を低減させることができる。
【0041】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては第2の不純物ピークがパンチスルーストッパ領域の不純物ピークである例を示したが、第2の不純物ピークは、ソース領域とドレイン領域とで挟まれた領域において、第1の不純物ピークよりも深い位置に存在していれば、パンチスルーストッパ領域以外の不純物ピークであってもよい。
【0042】
また、上記実施形態においてはFET20,30の双方に閾値電圧調整用の不純物注入領域が設けられた例を示したが、FET20,30のうち一方にのみ当該不純物注入領域を設けてもよい。すなわち、閾値電圧が比較的低いFET20には、当該不純物注入領域を設けない構成としてもよい。
【図面の簡単な説明】
【0043】
【図1】本発明による半導体装置の一実施形態を示す断面図である。
【図2】図1の半導体装置の一部を示す断面図である。
【図3】図1の半導体装置に設けられたFETの不純物プロファイルの一例を示すグラフである。
【図4】(a)〜(c)は、図1の半導体装置の製造方法の一例を示す工程図である。
【図5】(a)〜(d)は、図1の半導体装置の製造方法の一例を示す工程図である。
【図6】(a)〜(c)は、図1の半導体装置の製造方法の一例を示す工程図である。
【図7】本発明の効果を確認するために行った実験の結果を示すグラフである。
【図8】実施形態に係る半導体装置の変形例を示す断面図である。
【図9】(a)および(b)は、本発明の効果を確認するために行った実験の結果を示すグラフである。
【符号の説明】
【0044】
1 半導体装置
10 半導体基板
12,14 P型ウエル領域
18 N型ウエル領域
20 FET
22 ソース・ドレイン領域
23 LDD領域
24 ゲート電極
25 ゲート絶縁膜
26 サイドウォール
29 オフセットスペーサ
30 FET
32 ソース・ドレイン領域
33 LDD領域
34 ゲート電極
35 ゲート絶縁膜
36 サイドウォール
39 オフセットスペーサ




 

 


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