米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> NECエレクトロニクス株式会社

発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−73682(P2007−73682A)
公開日 平成19年3月22日(2007.3.22)
出願番号 特願2005−258124(P2005−258124)
出願日 平成17年9月6日(2005.9.6)
代理人 【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
発明者 松木 純一
要約 課題

従来のトランジスタは、コレクタ・ベース間の電圧の大きさに依存して、コレクタ・ベース間の接合容量が変化する問題があった。

解決手段
特許請求の範囲
【請求項1】
第1の導電型の半導体で形成されるコレクタ領域と、
不純物濃度が前記コレクタ領域よりも高い第1の導電型の半導体によって、前記コレクタ領域と同じ層に形成される第1の空乏層制御領域と、
不純物濃度が前記コレクタ領域よりも高い第1の導電型の半導体によって、前記コレクタ領域の下層に形成される第2の空乏層制御領域と、
前記第1の導電型とは逆の極性の第2の導電型の半導体で前記コレクタ領域の表面に形成されるベース領域とを有し、
前記ベース領域の側面から前記第1の空乏層制御領域の側面までの第1の距離が、前記ベース領域の底面から前記第2の空乏層制御領域の表面までの第2の距離以下となる構造を有する半導体装置。
【請求項2】
前記第1の距離が前記第2の距離とが実質的に同じ距離となる構造を有する請求項1に記載の半導体装置。
【請求項3】
前記第1の距離が前記第2の距離よりも短い距離となる構造を有する請求項1に記載の半導体装置。
【請求項4】
前記第1の距離は、0.5μmから2.0μmまでの間であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記第2の距離は、0.5μmから2.0μmまでの間であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記第1の空乏層制御領域の不純物濃度は1E12cm−2から1E13cm−2までの濃度であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記第2の空乏層制御領域の不純物濃度は1E12cm−2から1E13cm−2までの濃度であることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1の空乏層制御領域の深さ方向の幅は、前記コレクタ領域の深さ方向の幅と実質的に同じ幅で形成されることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記コレクタ領域をドレイン領域に置き換え、前記ベース領域をゲート領域に置き換えた電界効果型トランジスタ構造を有する請求項1乃至8のいずれか1項に記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は半導体装置に関し、特にコレクタ・ベース間の接合容量の電圧依存性をトランジスタの構造により制御可能な半導体装置に関する。
【背景技術】
【0002】
所定の周波数を持つ信号を生成するために、一般的にVCO(Voltage Control Oscillator)モジュールが多く利用されている。VCOモジュールは、構成する素子のインダクタンスやコンデンサの値によって発振周波数の特性が変化する回路である。VCOモジュールの一般的な回路図を図7に示す。図7に示すVCOモジュールは、周波数f=1/2π(LC)1/2で発振周波数が決まり、容量Cの値をコントロール電圧Vcontで可変することで、発振周波数を制御する回路である。ここでインダクタンスLは、インダクタンスL1の値であり、容量Cは、バラクタダイオード22の容量C1とコンデンサC2との合成容量である。バラクタダイオード22は、逆方向電圧の電圧値の変化に応じてPN接合部の空乏層の幅が変化して、接合容量の値が変化するダイオードである。
【0003】
しかしながら、実際のVCOモジュールでは、発振用トランジスタ19のコレクタ・ベース間の接合容量の影響によって、設定した発振周波数に対して実際の発振周波数が変動する問題がある。これは、発振用トランジスタ19のコレクタ・ベース間の空乏層幅がコレクタ・ベース間の電圧変動によって変化し、この空乏層幅の変動によってトランジスタのコレクタ・ベース間の接合容量が変化するために起こる問題である。
【0004】
発振用トランジスタ19に印加される電圧と接合容量の変化について説明する。電源電圧VCCが印加されるとバイアス抵抗R1〜R3により分圧された電圧が発振用トランジスタ19とバッファ用トランジスタ20のベースにそれぞれ印加される。なお、回路に流れる電流は、発振用トランジスタ19のベース電圧から発振用トランジスタ19のベース・エミッタ間電圧Vbe1を引いた電圧を抵抗R4で割った電流値となる。発振用トランジスタ19のコレクタ・ベース間電圧は、抵抗R2の両端に印加される電圧からバッファ用トランジスタ20のベース・エミッタ間電圧Vbe2を引いた電圧となる。電源電圧VCCが変動すると、抵抗R2の両端に印加される電圧が変動する。ここでバッファ用トランジスタ20のベース・エミッタ間電圧Vbe2は約0.7Vで、ほとんど変化しない。従って、電源電圧VCCが変動し、抵抗R2の両端に印加される電圧が変動することによって、発振用トランジスタ19のコレクタ・ベース間電圧Vcbが変動する。つまり、電源電圧が変動すると、発振用トランジスタ19のコレクタ・ベース間電圧Vcbが変動し、発振用トランジスタ19のコレクタ・ベース接合部の空乏層幅が変動する。
【0005】
トランジスタの接合容量Cjは、Cj=ε×ε×ACB/Xdで定義される。ここでεは真空の誘電率、εはシリコンの比誘電率、ACBはコレクタ・ベースの接合面積、Xdはコレクタ・ベース接合の空乏層幅である。つまり、ε、ε、ACBが製造されるトランジスタによって一定であるため、コレクタ・ベース間の電圧が変動して空乏層幅が変動し、接合容量が変動することが分かる。
【0006】
上記説明より、電源電圧が変動すると、発振用トランジスタ19のコレクタ・ベース間の接合容量が変動し、VCOモジュールの発振周波数が設定した値に対して変動することが分かる。つまり、従来のトランジスタは、コレクタ・ベース間の電圧が変動すると、接合容量が変動し、VCOモジュールの発振周波数を変動させてしまう問題がある。この接合容量を低減する技術が特許文献1(従来例1)に開示されている。
【0007】
従来例1のトランジスタの断面図を図8に示す。従来例1のトランジスタは、p型ベース領域104に隣接してシャロートレンチ124a、124bが形成され、シャロートレンチを満たすように、BPSGあるいはシリコン窒化膜の絶縁膜が形成されている。このシャロートレンチ124a、124bによって、コレクタ・ベース間の電圧が変動した場合であっても、空乏層の横方向への広がりは防止される。従って、トランジスタの接合容量の変動が抑制される。
【0008】
ここで、空乏層は、空乏層が発生する領域の不純物濃度によってその広がり方が変化する。つまり、空乏層が発生する領域の不純物濃度が高ければ、コレクタ・ベース間の電圧差の大きさに対して空乏層の広がりは小さくなり、不純物濃度が低ければ、コレクタ・ベース間の電圧差の大きさに対して空乏層の広がり大きくなる。
【0009】
このことから、従来例1のバイポーラトランジスタでは縦方向への空乏層の広がりがn型埋め込み領域で形成されるコレクタ領域109の深さによって決まる。つまり、縦方向への空乏層の広がりはn+型埋め込み層114によって抑制されるため、コレクタ領域109の深さに応じて縦方向に空乏層の幅が変化するため、その変化に応じて接合容量が変動する問題がある。また、シャロートレンチを形成するためにシリコンエッチ、絶縁膜の埋め込み、平坦化等の工程が必要となるため、製造工程数が増大して製造期間の増大やコストの増大等の問題がある。
【0010】
一方、縦方向への空乏層の広がりを制御する従来例2のトランジスタの平面レイアウトを図9に示し、図9に示す平面レイアウトのB−B'断面の断面図を図10に示す。図9に示すように、従来例2のトランジスタは4つのp型ベース層104a〜104dを有しており、このp型ベース層104a〜104dの全てを囲む外周にn+型チャネルストッパー123が形成されている。また、図10に示すように、従来例2のトランジスタは、n+型半導体基板108の上層にn型コレクタ領域109が形成され、n型コレクタ領域の表面には4つの領域に分離されてp型ベース領域104a〜104dが形成されて、それぞれのp型ベース領域の表面にはn+型エミッタ領域102a〜102dが形成されている。また、コレクタ領域109と同じ層にp型ベース領域104a〜104dを挟むようにn+型チャネルストッパー123a、123bが形成されている。
【0011】
従来例2のバイポーラトランジスタのコレクタ・ベース間に電圧を印加する前のコレクタ・ベース接合部の拡大図を図11にしめす。図11に示すように、空乏層117は、コレクタ・ベース間コレクタ領域109内のp型ベース領域104に隣接する領域に発生する。また、従来例2のバイポーラトランジスタのコレクタ・ベース間に逆電圧を印加した場合のコレクタ・ベース接合部の拡大図を図12にしめす。図12に示すように、コレクタ・ベース間に逆電圧を印加した場合、空乏層は、p型ベース領域104からn+型半導体基板108に至るコレクタ領域109に発生する。
【0012】
また、空乏層の横方向の幅は、縦方向の幅よりも大きくなる。これは、p型ベース領域104a〜104dの横方向に隣接する領域には高濃度のコレクタ領域がないために空乏層の広がりを防止できなためである。このことより、従来例2のバイポーラトランジスタは、コレクタ・ベース間の逆方向電圧の大きさに応じて横方向に空乏層が広がるため、接合容量が変動する問題がある。
【0013】
さらに、n+型チャネルストッパー123は、ウェハのダイシングを行う際に基板の端面が荒れて、素子構造が破壊されるために起こるリークやショートを防止するために高い不純物濃度で形成される。n+型チャネルストッパー123とp型ベース領域との距離が近い場合、電界分布がn+型チャネルストッパー部分で不均一となるため素子の耐圧が低下するなどの問題があり、一般的にp型ベース領域とn+型チャネルストッパーとは、離れた距離で形成される。つまり、n+型チャネルストッパー123は、高濃度コレクタ領域としても考えられ、空乏層の横方向への広がりを抑制できるが、距離が離れているためその効果は小さい。
【0014】
従来例2と同様に縦方向の空乏層の広がりを制御する技術が特許文献2に開示されている。特許文献2に記載のバイポーラトランジスタは、ベース領域の底面と高濃度コレクタ領域の表面との深さ方向の距離を所定の距離とすることで、縦方向への空乏層の広がりを防止して、接合容量の変動を抑制するものである。しかし、特許文献2のバイポーラトランジスタにおいても従来例2と同様に横方向への空乏層の広がりを防止することは困難であり、接合容量の変動を抑制することができない問題がある。
【特許文献1】特開平8−186124号公報
【特許文献2】特開2002−26028号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
従来のトランジスタは、コレクタ・ベース間の電圧の大きさに依存して、コレクタ・ベース間の接合容量が変化する問題があった。
【課題を解決するための手段】
【0016】
本発明の半導体装置は、第1の導電型の半導体で形成されるコレクタ領域と、不純物濃度が前記コレクタ領域よりも高い第1の導電型の半導体によって、前記コレクタ領域と同じ層に形成される第1の空乏層制御領域と、不純物濃度が前記コレクタ領域よりも高い第1の導電型の半導体によって、前記コレクタ領域の下層に形成される第2の空乏層制御領域と、前記第1の導電型とは逆の極性の第2の導電型の半導体で前記コレクタ領域の表面に形成されるベース領域とを有し、前記ベース領域の側面から前記第1の空乏層制御領域の側面までの第1の距離が、前記ベース領域の底面から前記第2の空乏層制御領域の表面までの第2の距離以下となる構造を有するものである。
【0017】
本発明の半導体装置によれば、ベース領域の側面から第1の空乏層制御領域の側面までの第1の距離が、ベース領域の底面から第2の空乏層制御領域の表面までの第2の距離以下となる構造を有している。このため、コレクタ・ベース間のPN接合部分に逆方向電圧が加わり、PN接合部分の空乏層が広がった場合であっても。第1の空乏層制御領域で横方向の空乏層の広がりを抑制でき、第2の空乏層制御領域で縦方向の空乏層の広がりを抑制することが可能である。従って、コレクタ・ベース間の逆方向電圧を所定の大きさ異常にすることで、空乏層の幅を実質的に一定にすることが可能になり、コレクタ・ベース間の電圧を所定の電圧以上とすることで実質的に一定な接合容量とすることが可能である。
【0018】
また、本発明の半導体装置は、ベース領域をゲート領域、コレクタ領域をドレイン領域とすることで、MOSトランジスタに対しても応用することが可能である。この場合であっても、上記説明のように、ドレイン・ゲート間の電圧を所定の電圧以上とすることで、接合容量を実質的に一定にすることが可能である。
【発明の効果】
【0019】
本発明の半導体装置は、コレクタ・ベース間の電圧が所定の電圧以上であれば、コレクタ・ベース間の電圧の大きさが変化しても、コレクタ・ベース間の接合容量を実質的に一定に保つことが可能である。
【発明を実施するための最良の形態】
【0020】
実施の形態1
実施の形態1にかかる半導体装置は、例えば縦型NPNトランジスタであり、ウェハからのダイシング後に単体のトランジスタとして使用する半導体装置である。実施の形態1にかかるトランジスタの平面レイアウトを図1に示し、図1の平面レイアウトのA−A'断面の断面図を図2に示す。
【0021】
図1を参照して、実施の形態1にかかるトランジスタの平面レイアウトについて説明する。図1に示すように、実施の形態1にかかるトランジスタは、分離した4つの第1の導電型(例えば、n型)の半導体で形成されるn型コレクタ領域9a〜9dが形成されている。n型コレクタ領域9a〜9dの内部には、それぞれ第1の導電型とは逆の極性を有する第2の導電型(例えば、p型)の半導体で形成されるp型ベース領域4a〜4dが形成されている。p型ベース領域4a〜4dの内部には、それぞれn型半導体よりも不純物濃度の高いn+型半導体で形成されるn+型エミッタ領域2a〜2dが形成されている。n型コレクタ領域9a〜9dの外周を満たす領域は、n+型半導体で形成される第1の空乏層制御領域(例えば、n+型領域)6が形成されている。
【0022】
ここで、図1に示す平面レイアウトのA−A'断面について図2を参照して説明する。図2に示すように、実施の形態1にかかるトランジスタは、コレクタ電極15の上層に第2の空乏層制御領域(例えば、n+型シリコン基板)8が形成され、n+型シリコン基板8の上層にn型コレクタ領域9a〜9dが形成されている。n型コレクタ領域9a〜9dの表面には、それぞれp型ベース領域4a〜4dが形成されている。p型ベース領域4a〜4dの表面には、それぞれn+型エミッタ領域2a〜2dが形成されている。
【0023】
n型コレクタ領域9a〜9d、p型ベース領域4a〜4d、n+型エミッタ領域2a〜2dの表面は、平坦化されており、その平坦化された面の上層には、p型ベース領域4a〜4d及びn+型エミッタ領域2a〜2dの表面が露出するように絶縁膜層12が形成されている。
【0024】
それぞれのp型ベース領域の表面接触するようにベース引き出しポリシリコン7a〜7eが形成されている。p型ベース領域4aに接触するように、ベース引き出しポリシリコン7aが形成され、p型ベース領域4a、4bに接触するように、ベース引き出しポリシリコン7bが形成され、p型ベース領域4b、4cに接触するように、ベース引き出しポリシリコン7cが形成され、p型ベース領域4c、4dに接触するように、ベース引き出しポリシリコン7dが形成され、p型ベース領域4dに接触するように、ベース引き出しポリシリコン7eが形成されている。
【0025】
また、n+型エミッタ領域2a〜2dのそれぞれの表面に接触するようにエミッタ拡散源ポリシリコン3a〜3dが形成されている。それぞれのエミッタ拡散源ポリシリコンとそれぞれのベース引き出しポリシリコンとの間には、絶縁膜層11が形成されている。
【0026】
エミッタ拡散源ポリシリコン3a〜3d、絶縁膜層11、ベース引き出しポリシリコン7a〜7eの上層には絶縁膜層10が形成されている。絶縁膜層10、11を貫通してそれぞれのベース引き出しポリシリコンに接触するようにベース電極1a〜1eが形成されている。また、絶縁膜層10、11を貫通してそれぞれのエミッタ拡散源ポリシリコンに接触するようにエミッタ電極5a〜5dが形成されている。
【0027】
上記構造に加えて本実施の形態のトランジスタは、n型コレクタ領域9a〜9dと同じ層であって、それぞれのp型ベース領域の間には、第1の空乏層制御領域(例えば、n+型領域)6b〜6dが形成されている。また、p型ベース領域2aのチップ端部側には、n+型領域6aが形成され、p型ベース領域2dのチップ端部側には、n+型領域6eが形成されている。
【0028】
ここで、n+型領域6a〜6eは、フォトレジストマスクを利用して、この領域にイオン注入を行うことで形成される。n+型領域6a〜6eは、n型コレクタ領域よりも不純物濃度が高くなるように形成される。不純物濃度は、トランジスタ耐圧の低下を防止することを考慮して、例えばリンを加速エネルギー100keV〜300keVで加速し、ドーズ量を1E12cm−2〜1E13cm−2としてイオン注入を行うことが好ましい。また、イオン注入後に電気的活性化のためのアニールを行うことでn+型領域6a〜6eが形成される。
【0029】
また、p型ベース領域4a〜4dとn型コレクタ領域9a〜9dとが接する部分には、それぞれ空乏層17a〜17dが発生する。このp型ベース領域4a〜4dとn型コレクタ領域9a〜9dとが接する部分の拡大図を図3に示す。図3を参照してこの部分の構造を詳細に説明する。
【0030】
図3に示すように、実施の形態1にかかるトランジスタのp型ベース領域4とn型コレクタ領域9とが接合する面のn型コレクタ領域側には空乏層17が発生する。ここで、p型ベース領域4の縦方向(例えば、深さ方向)の幅を「x」、p型ベース領域4の底面からn+型シリコン基板8の表面までの距離を「y」、p型ベース領域4の側面からn+型領域の側面までの距離を「z」とする。この場合のn+型領域の製造条件は、p型ベース領域4、n+型シリコン基板8、n+領域6のそれぞれの距離は、実質的に同じ(例えば、y=z)であることが好ましい。または、p型ベース領域4、n+型シリコン基板8、n+領域6のそれぞれの距離は、距離yが距離zよりも長くなる(y>z)ようにしても良い。また、n+型領域6の深さ方向の距離はx+yとすることが好ましい。さらに、xは0.2μm以下、yは0.5〜2.0μm、zは0.5〜2.0μmとすることが好ましい。
【0031】
図3に示すトランジスタのコレクタ・ベース間に逆方向電圧(例えば、NPNトランジスタの場合、コレクタ側電圧がベース側電圧に対して高くなる電圧)が印加された場合の空乏層の状態を示す図を図4に示す。図4に示すように、実施の形態1にかかるトランジスタのコレクタ・ベース間に逆方向電圧が印加されると、空乏層幅が広がり、n型コレクタ領域9が空乏層によって満たされる。このとき、空乏層の距離yと距離zとは実質的に同じである。また、空乏層は、コレクタ・ベース間の逆方向電圧の大きさに対して、y方向(例えば、縦方向)とz方向(例えば、横方向)とに実施的に同じ幅で広がる。
【0032】
空乏層は、p型ベース領域4の部分ではほとんど広がることはない。また、不純物濃度がn型コレクタ領域9よりも高いn+型領域6及びn+型シリコン基板8においても、空乏層はほとんど広がることはない。これは、空乏層が不純物濃度が高いほどその領域で広がりにくいという特性を有しているためである。
【0033】
上記説明より、実施の形態1にかかるトランジスタは、p型ベース領域4の底面からn+型シリコン基板8の表面までの距離yと、p型ベース領域4の側面からn+型領域6の側面までの距離zが実質的に同じなるように形成されている。これによって、トランジスタのコレクタ・ベース間に逆方向電圧が印加され、空乏層が縦方向及び横方向に広がったとしても、その幅は距離y及び距離zによって制限される。従って、空乏層の縦方向及び横方向の幅が印加される電圧が所定の電圧以上であれば、空乏層幅が変化することがないため、コレクタ・ベース間の接合容量の変化を抑制することが可能である。
【0034】
コレクタ・ベース間の電圧と接合容量との関係のグラフの一例を図5に示す。図5に示すように、距離yが距離zよりも大きな場合のコレクタ・ベース間の電圧と接合容量との関係は曲線(a)となり、距離yと距離zとが等しい場合のコレクタ・ベース間の電圧と接合容量との関係は曲線(b)となる。ここで、参考に従来例2のトランジスタのコレクタ・ベース間の電圧と接合容量との関係を破線で示す。
【0035】
図5に示すグラフより、本実施の形態のトランジスタは曲線(b)ではコレクタ・ベース間の電圧が6V以上では接合容量の変化を抑制できていることが分かる。また、曲線(a)では、7V以上で接合容量の変化を抑制できている。これに対して、従来例2のトランジスタでは、縦方向で空乏層が高濃度領域(本実施の形態のn+型シリコン基板)に達しても、横方向に空乏層が広がるため、コレクタ・ベース間の電圧に応じて接合容量が変化している。
【0036】
このことから、実施の形態1にかかるトランジスタをVCOモジュールに利用して、コレクタ・ベース間の電圧を接合容量が変化しない電圧以上に設定することで、電源電圧の変動に応じて、コレクタ・ベース間の電圧が変動しても、発振周波数が変動しないVCOモジュールを構成することが可能である。
【0037】
また、一般的にp型ベース領域4とn+型領域6との距離を近づけるとトランジスタの耐圧が低下する問題が発生する。しかしながら、n+型領域を上述の条件(イオン注入条件や距離zの条件)で形成することで、トランジスタの耐圧低下の問題を回避することが可能である。
【0038】
さらに、従来技術では、横方向への空乏層の広がりを防止するためにシャロートレンチを形成していた。このシャロートレンチは、トレンチを形成するために別工程が必要であるため、工程数が増大する問題があった。しかしながら、本実施の形態のn+型領域は、半導体装置の製造で一般的な工程で形成できるため、工程数を一般的な半導体装置と同じにすることが可能である。つまり、工程数を増加させることなく空乏層の広がりを抑制した半導体装置の製造が可能である。
【0039】
なお、本実施の形態は縦型NPNトランジスタを例に説明したが、各領域を形成する半導体の極性を逆極性として縦型PNPトランジスタを構成することも可能である。この場合、空乏層の広がりは、本実施の形態のn+型シリコン基板8に対応するp+型シリコン基板と本実施の形態のn+型領域6に対応するp+型領域によって抑制することが可能である。
【0040】
また、n+型領域6はn+型シリコンの選択エピタキシャル成長によっても形成することが可能である。選択エピタキシャル成長は、アニール工程が必要ないためにn+型領域6の横方向への拡散を防止することができるため、p型ベース領域4とn+型領域6との距離を短くすることが可能である。このことより、選択エピタキシャル成長を用いてn+型領域6を形成することで、素子の微細化が可能である。
【0041】
実施の形態2
実施の形態2にかかるトランジスタは、実施の形態1にかかるトランジスタと実質的に同じである。実施の形態1にかかるトランジスタのコレクタ電極15がn+型シリコン基板の下層に形成されているのに対して、実施の形態2にかかるトランジスタは、コレクタ電極をエミッタ電極あるいはベース電極と同様に半導体装置の表面側に形成している。実施の形態2にかかるトランジスタの断面図を図6に示す。ここで、実施の形態1と同様の領域については、実施の形態1と同じ符号を付して説明を省略する。
【0042】
図6に示すように、実施の形態2にかかるトランジスタは、p型シリコン基板16の上層に第2の空乏層制御領域(例えば、n+型埋め込み領域)14が形成されている。n+型埋め込み領域14の上層にはn型コレクタ領域9が形成されている。n型コレクタ領域の表面にはp型ベース領域4が形成され、n型コレクタ領域の表面にはn+型エミッタ領域が形成されている。ここで、p型ベース領域4とn+型エミッタ領域2との上層は、実施の形態1と同様の構造となっており、絶縁膜層10、11を貫通してp型ベース領域4とn+型エミッタ領域2とに電気的に接続される電極が形成されている。
【0043】
また、n型コレクタ領域9の表面から、n型コレクタ領域9を貫通してn+型埋め込み領域14と接触するようにn+型コレクタ引き上げ領域13a、13bが形成されている。さらに、n型コレクタ領域9の表面からn+型埋め込み領域14に接触するようにn+型領域6a、6bが形成されている。n+型領域6a、6bは、p型ベース領域4を挟み込むようにそれぞれ形成されており、n+型コレクタ引き上げ領域13a、13bは、n+型領域6a、6b及びp型ベース領域4を挟み込むように形成されている。なお、平面レイアウトを考えた場合、n+型領域はp型ベース領域4を囲むように形成され、n+型コレクタ引き上げ領域は、n+型領域を囲むように形成される。ここで、実施の形態2にかかるトランジスタのn+型領域は、実施の形態1と同様の製造条件で形成される。
【0044】
n+型コレクタ引き上げ領域13a、13bの表面には、それぞれ絶縁膜層10、11、12を貫通してコレクタ電極15a、15bが形成されている。
【0045】
実施の形態2にかかるトランジスタにおいても、n+型領域6とp型ベース領域4との距離の関係は、実施の形態1と同様である。
【0046】
上記説明より、実施の形態2にかかるトランジスタによっても、p型ベース領域4の底面からn+型埋め込み領域14の表面までの距離yとp型ベース領域4の側面からn+型領域6a又は6bの側面までの距離zとの関係が実施の形態1にかかるトランジスタと同様になるため、実施の形態1と同様に空乏層の広がりを抑制することができる。これによって、コレクタ・ベース間の逆方向電圧が所定の電圧以上であればトランジスタのコレクタ・ベース間の接合容量の変動を抑制することが可能である。
【0047】
また、実施の形態2にかかるトランジスタでは、n+型コレクタ引き出し領域13a、13bとn+型領域6a、6bとを異なる工程で形成することも可能である。これによって、それぞれの領域を最適な条件で形成することが可能になるため、トランジスタの性能の向上が容易に可能である。
【0048】
なお、n+領域とn+型コレクタ引き出し領域とを接触させ、あるいはn+領域をn+型コレクタ引き出し領域に代えて使用することも可能である。また、それぞれの領域を形成する半導体の極性を逆にして、PNPトランジスタを形成することが可能である。さらに、n+型の半導体で形成される部分を選択エピタキシャル成長によって形成することも可能である。これらの変更は実施の形態1と同様に可能である。
【0049】
本発明は上記実施の形態に限られたものでなく、適宜変更することが可能である。例えば、実施の形態で示したn+型エミッタ領域、あるいはp型ベース領域は、上記個数に限られたものではなく、その個数に制限はない。また、上記説明のトランジスタと同じ基板上に他のトランジスタ、抵抗、コンデンサ等を形成して半導体集積回路とすることも可能である。
【0050】
さらに、上記説明のトランジスタのエミッタ領域をソース領域、ベース領域をゲート領域、コレクタ領域をドレイン領域としてMOSトランジスタを構成することも可能である。このMOSトランジスタは、ゲート領域の縦方向と横方向とに上記説明の第1、第2の空乏層制御領域が形成される。この場合、第1、第2の空乏層制御領域は、ゲート領域を形成する半導体とは逆の極性を有する半導体で形成する必要がある。また、第1、第2の空乏層制御領域の不純物濃度は、ゲート領域に隣接する領域を形成する半導体よりも高くする必要がある。さらに、ゲート領域の側面から第1の空乏層制御領域の側面までの距離yは、ゲート領域の底面から第2の空乏層制御領域の表面までの距離z以上の距離となる必要がある。
【図面の簡単な説明】
【0051】
【図1】実施の形態1にかかるトランジスタの平面レイアウトを示す図である。
【図2】図1に示すトランジスタのA−A'断面の断面図である。
【図3】図2に示すトランジスタの断面図の空乏層近傍の拡大図である。
【図4】実施の形態1にかかるトランジスタのコレクタ・ベース間のPN接合部分に逆方向電圧が印加された場合の空乏層近傍の拡大図である。
【図5】実施の形態1にかかるトランジスタのコレクタ・ベース間電圧とコレクタ・ベース間接合容量の関係を示す図である。
【図6】実施の形態2にかかるトランジスタの断面図を示す図である。
【図7】VCOモジュレータの回路図である。
【図8】従来例1にかかるトランジスタの断面図である。
【図9】従来例2にかかるトランジスタの平面レイアウトを示す図である。
【図10】図9に示すトランジスタのB−B'断面の断面図である。
【図11】図10に示すトランジスタの断面図の空乏層近傍の拡大図である。
【図12】従来例2にかかるトランジスタのコレクタ・ベース間のPN接合部分に逆方向電圧が印加された場合の空乏層近傍の拡大図である。
【符号の説明】
【0052】
1a〜1e ベース電極
2、2a〜2d n+型エミッタ領域
3a〜3d エミッタ拡散源ポリシリコン
4、4a〜4d p型ベース領域
5a〜5d エミッタ電極
6、6a〜6e n+型領域
7a〜7e ベース引き出しポリシリコン
8 n+型シリコン基板
9、9a〜9d n型コレクタ領域
10、11、12 絶縁膜層
13a、13b コレクタ引き出し領域
14 n+型埋め込み領域
15a、15b コレクタ電極
16 p型シリコン基板
17、17a〜17d 空乏層
19 発振用トランジスタ
20 バッファ用トランジスタ
22 バラクタダイオード




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013