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半導体集積回路装置およびそのテスト方法 - NECエレクトロニクス株式会社
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発明の名称 半導体集積回路装置およびそのテスト方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−67340(P2007−67340A)
公開日 平成19年3月15日(2007.3.15)
出願番号 特願2005−255043(P2005−255043)
出願日 平成17年9月2日(2005.9.2)
代理人 【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
発明者 菅野 清
要約 課題

中途半端に切断されているヒューズ素子を見出す。

解決手段
特許請求の範囲
【請求項1】
ヒューズ素子と第1のスイッチ素子との縦続接続回路と、
通電素子と、
前記縦続接続回路の一端と前記通電素子の一端とが入力端に接続され、前記ヒューズ素子の断続を判定する判定回路と、
を含むトリンミング検出回路を1または2以上備え、
共通に接続されるそれぞれの前記通電素子の他端と第1の電源との間、または、共通に接続されるそれぞれの前記縦続接続回路の他端と第2の電源との間に介在する測定端子を備えることを特徴とする半導体集積回路装置。
【請求項2】
それぞれの前記トリンミング検出回路においてそれぞれ制御端子をさらに備え、
前記制御端子に与えるモード信号に応じ、通常動作モードでは全てのトリンミング検出回路の前記第1のスイッチ素子を短絡し、テストモードではテスト対象となるヒューズ素子に接続される前記第1のスイッチ素子のみを短絡するように制御することを特徴とする請求項1記載の半導体集積回路装置。
【請求項3】
前記第1のスイッチ素子は、MOSトランジスタで構成され、該MOSトランジスタのゲートを前記制御端子に接続することを特徴とする請求項2記載の半導体集積回路装置。
【請求項4】
前記通電素子は、第1の抵抗素子であることを特徴とする請求項1または2記載の半導体集積回路装置。
【請求項5】
第2の抵抗素子と第2のスイッチ素子とを縦続接続した回路を、前記縦続接続回路の一端と他端との間に並列に付加することを特徴とする請求項1記載の半導体集積回路装置。
【請求項6】
ヒューズ素子と第1のスイッチ素子との縦続接続回路と、
通電素子と、
前記縦続接続回路の一端と前記通電素子の一端とが入力端に接続され、前記ヒューズ素子の断続を判定する判定回路と、
を含むトリンミング検出回路を1または2以上備え、
共通に接続されるそれぞれの前記通電素子の他端と第1の電源との間、または、共通に接続されるそれぞれの前記縦続接続回路の他端と第2の電源との間に介在する測定端子を備える半導体集積回路装置のテスト方法であって、
テスト対象となるヒューズ素子を含むトリンミング検出回路中の前記第1のスイッチ素子のみを短絡して前記測定端子における電流を測定することを特徴とする半導体集積回路装置のテスト方法。
【請求項7】
前記電流を測定することで前記テスト対象となるヒューズ素子の抵抗値を求めることを特徴とする請求項6記載の半導体集積回路装置のテスト方法。
【請求項8】
前記テスト対象となるヒューズ素子の切断前後のそれぞれの前記電流を測定することで該ヒューズ素子の抵抗値を求めることを特徴とする請求項7記載の半導体集積回路装置のテスト方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置およびそのテスト方法に係り、特にヒューズ等のトリミング素子を含む半導体集積回路装置およびそのテスト方法に係る。
【背景技術】
【0002】
電気的に切断可能なトリミング素子により、ビット論理の出力をハイ(H)レベル又はロー(L)レベルに固定するようにされたトリミング検出回路は、電子回路の機能や動作パラメータの設定、基準電圧発生回路の出力電圧の微調整等の目的で、広く半導体装置(ICチップ)に組み込まれている。半導体装置に搭載されるトリミング素子としては、レーザで配線を焼き切るレーザヒューズ、ツェナーダイオードを焼き切るツェナーザップ、トリミング素子に電流を流した際に生じるジュール熱によって電気的に切断する、いわゆるEヒューズ等が知られている。
【0003】
このようなトリミング検出回路のヒューズ切断においては、切断不良が発生する可能性があることが知られている。例えばレーザによる切断の場合に、溶解した残存が素子近傍に一部付着し、完全に切断されずに中途半端な抵抗値を持って接続される状態となることがある。このため、切断すべきヒューズが中途半端に切断された場合や切断してはならないヒューズが誤って切断されて中途半端な切断となった場合、そのヒューズを確実に不良品として除去することができるような半導体装置が特許文献1において開示されている。
【0004】
図8は、特許文献1に記載の半導体装置の回路図である。図8において、半導体装置は、電源電位VDDと接地間に直列接続されたヒューズ101及び抵抗102と、入力端子がヒューズ101と抵抗102の接続点に接続され、ヒューズ101の切断の有無を判定する判定回路103と、テスト用抵抗108と、テスト時にヒューズ101と並列にテスト用抵抗108を接続し、通常時にテスト用抵抗108を接続しないトランジスタ107とを備える。このように構成される半導体装置は、通常使用時にトランジスタ107をオフとしてヒューズ101にテスト用抵抗108を接続せず、出荷テスト時にトランジスタ107をオンとしてヒューズ101に並列にテスト用抵抗108を接続する。このようにトランジスタ107を動作させることで、切断されるべきであるのに中途半端に切断されながら良品として出荷されたが、顧客の通常使用時に不良品と判定されるような不良なヒューズを出荷テスト時に排除することができる。
【0005】
【特許文献1】特開平10−62477号公報(図1)
【発明の開示】
【発明が解決しようとする課題】
【0006】
ところで、特許文献1に記載の半導体装置では、判定回路103の入力端の電圧が閾値より大きいか小さいかによって、中途半端な切断か完全な切断かを判定している。しかし、中途半端に切断されている(半切れ状態の)ヒューズは、使用環境(電源電圧、温度等)や経時変化によって、その抵抗値が変動したり、あるいは再癒着したりして、回路誤動作の原因となる可能性がある。このため、より広い抵抗値の範囲に存在する「半切れ状態」を検出する必要があるが、従来のような単に閾値に基づくロジック的なGO/NOGO判定(0,1判定)による検出方法では、広い抵抗値の範囲に存在する「半切れ状態」の検出が困難であった。
【課題を解決するための手段】
【0007】
本発明の一つのアスペクトに係る半導体集積回路装置は、ヒューズ素子と第1のスイッチ素子との縦続接続回路と、通電素子と、縦続接続回路の一端と通電素子の一端とが入力端に接続され、ヒューズ素子の断続を判定する判定回路と、を含むトリンミング検出回路を1または2以上備える。また、共通に接続されるそれぞれの通電素子の他端と第1の電源との間、または、共通に接続されるそれぞれの縦続接続回路の他端と第2の電源との間に介在する測定端子を備える。
【0008】
本発明の一つのアスペクトに係る半導体集積回路装置のテスト方法は、ヒューズ素子と第1のスイッチ素子との縦続接続回路と、通電素子と、縦続接続回路の一端と通電素子の一端とが入力端に接続され、ヒューズ素子の断続を判定する判定回路と、を含むトリンミング検出回路を1または2以上備え、共通に接続されるそれぞれの通電素子の他端と第1の電源との間、または、共通に接続されるそれぞれの縦続接続回路の他端と第2の電源との間に介在する測定端子を備える半導体集積回路装置のテスト方法である。この方法は、テスト対象となるヒューズ素子を含むトリンミング検出回路中の第1のスイッチ素子のみを短絡して測定端子における電流を測定する。
【発明の効果】
【0009】
本発明によれば、ヒューズ素子の抵抗値を計ることで、より広い抵抗値の範囲をもった中途半端に切断されているヒューズ素子を見出すことができる。
【発明を実施するための最良の形態】
【0010】
図1は、本発明の実施形態に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図1において、トリミング検出回路は、ヒューズ素子F0と、NMOSトランジスタQ0と、インバータ回路INVと、抵抗R0と、測定端子P0とを備える。NMOSトランジスタQ0のソースは接地され、ゲートは制御信号CNTが供給され、ドレインはヒューズ素子F0の一端に接続される。ヒューズ素子F0の他端と抵抗R0の一端とは、インバータ回路INVの入力端に接続される。抵抗R0の他端は、測定端子P0を介して電源VDDに接続される。なお、抵抗R0は、ヒューズ素子F0に電流を供給する半導体素子等で構成されてもよい。
【0011】
以上のような構成のトリミング検出回路は、トリミング検出回路を備える半導体集積回路装置の通常動作時において制御信号CNTをハイレベルとしてNMOSトランジスタQ0をオンとする。この状態でヒューズ素子F0が切断されていれば、インバータ回路INVの入力端が電源VDDの電位となってインバータ回路INVの出力信号VOUTはローレベルとなる。また、ヒューズ素子F0が切断されていなければ、インバータ回路INVの入力端が接地の電位となってインバータ回路INVの出力信号VOUTはハイレベルとなる。すなわち、ヒューズ素子F0の切断状態が出力信号VOUTの信号レベルとして現れることとなる。
【0012】
一方、半導体集積回路装置のテスト時、すなわちヒューズ素子F0の切断状況をテストする場合にも、制御信号CNTをハイレベルとしてNMOSトランジスタQ0をオンとする。抵抗R0の抵抗値は、あらかじめ半導体集積回路装置の製作時において所定の値であることが分かっているため、測定端子P0を流れる電流I0を外部のテスタなどによって測定することで、ヒューズ素子F0の抵抗値を求めることができる。そして、例えばヒューズ素子F0は、ヒューズ素子F0の抵抗値rが或る値r1以上であれば、切断されているものと判断し、抵抗値rが或る値r2以下であれば切断されていないものと判断し、r2<r<r1であれば不完全に切断されているもの(半切れ状態)とみなす。このようにヒューズ素子の抵抗値自体を求めることで、不完全に切断されているヒューズ素子を正確に把握することができる。なお、測定端子P0は、ヒューズ素子に流れる電流を測定できればよいので、測定端子P0を電源VDD側に替えて接地側に設けるようにしてもよい。
【0013】
以上のように半導体集積回路装置をテストすることで、ヒューズ素子が高い抵抗となって切断されていると判断され、時間を経て抵抗値が低下して出力信号VOUTが所定の設定と異なるように変化してしまうことを初期の段階で検出することが可能である。以下、実施例に即して詳細に説明する。
【実施例1】
【0014】
図2は、本発明の第1の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図2において、トリミング検出回路は、図1に示したトリミング検出回路をn個(nは自然数)備えている。ヒューズ素子F1〜Fnは、ヒューズ素子F0と、NMOSトランジスタQ1〜Qnは、NMOSトランジスタQ0と、インバータ回路INV1〜INVnは、インバータ回路INVと、抵抗R1〜Rnは、抵抗R0とそれぞれ同等である。
【0015】
また、抵抗R1〜Rnの他端は、全てのトリンミング検出回路で共通とされ、測定端子P0を介して電源VDDに接続される。測定端子P0は、チップ外部に接続されるパッドあるいはチップ内部に配設されるパッド等、テスタが接続されヒューズ素子F1〜Fnに流れる電流を検出することができるものであることが好ましい。また、測定端子P0は、ヒューズ素子の抵抗測定においてテスタに接続され、測定終了後の出荷前には、通常動作時のためにボンディングなど配線を行うことで電源VDDに接続されることが好ましい。
【0016】
以上のような構成のトリミング検出回路は、トリミング検出回路を備える半導体集積回路装置の通常動作時には、制御信号CNT1〜CNTnを全てハイレベルとしてNMOSトランジスタQ1〜Qnをオンとする。この状態でヒューズ素子Fi(i=1〜n)が切断されていれば、インバータ回路INViの入力端が電源VDDの電位となってインバータ回路INViの出力信号VOUTiはローレベルとなる。また、ヒューズ素子Fiが切断されていなければ、インバータ回路INViの入力端が接地の電位となってインバータ回路INViの出力信号VOUTiはハイレベルとなる。すなわち、ヒューズ素子Fiの切断情報が出力信号VOUTiとして現れることとなる。
【0017】
次に、ヒューズ切断時のテストの方法について説明する。図3は、本発明の第1の実施例に係るヒューズの測定方法のフローチャートである。ヒューズの測定方法に際し、例えば図2のヒューズ素子F1、F2、・・Fnの順に測定するものとする。
【0018】
ステップS11において、ヒューズ素子Fiを切断する。
【0019】
ステップS12において、切断後のヒューズ素子Fiの抵抗値を測定する。このため、制御信号CNTiをハイレベルとしてNMOSトランジスタQiをオンとする。なお、制御信号CNTi以外の制御信号CNTj(j≠i)はローレベルとしてNMOSトランジスタQj(j≠i)を全てオフとする。測定端子P0に流れる電流I0を外部のテスタなどによって測定することで、ヒューズ素子Fiの抵抗値を求める。なお、抵抗値の測定の詳細については後述する。
【0020】
ステップS13において、ヒューズ素子Fiは、ヒューズ素子Fiの抵抗値rが或る値r1以上であれば切断されているものと判断し、抵抗値rが或る値r2以下であれば切断されていないものと判断し、r2<r<r1であれば不完全に切断されているものとみなす。
【0021】
ステップS14において、切断対象となる全てのヒューズ素子について抵抗値の測定が終了したかを判断し、終了していなければステップS11に戻り、次の切断対象となるヒューズ素子の切断を行う。
【0022】
なお、以上の方法では、ヒューズ素子の切断と、ヒューズ素子の抵抗値の測定とを一つ一つ繰り返す例を示したが、予め必要な全てのヒューズ素子を切断しておき、順次、ヒューズ素子の抵抗値の測定を行うようにしてもよい。
【0023】
次に、抵抗値の測定について説明する。図4は、ヒューズ素子測定に係わる抵抗の接続を模式的に示す図である。図4において、電源VDDの印加電圧をVF、テスタ中の電流計Aで測定される電流をIMとする。測定経路の抵抗値をR、ヒューズ素子の抵抗値をRfuse、NMOSトランジスタQiのオン抵抗をRmn1、抵抗R0の抵抗値をRrとすると、測定経路の抵抗値Rは、式(1)で表される。
R=VF/IM=Rr+Rfuse+Rmn1 −−−−式(1)
【0024】
ここで、Rmn1は、Rrに比べてきわめて小さいので、Rfuseは、式(2)で求められる。
Rfuse=VF/IM−Rr −−−−式(2)
【0025】
以上の説明において、切断対象となるヒューズ素子は、予め半導体集積回路装置の機能設定によって定められる。あるいは、半導体集積回路装置の所定の動作をチェックしつつ微調しながらヒューズ素子の切断を行っていく場合もある。この場合、ヒューズ素子が確実に切断されたことを確認しながら、所定の機能を実現するように次々と必要なヒューズ素子を切断することができる。
【0026】
以上のように本実施例に係る半導体集積回路装置は、測定経路の抵抗値を測定することでヒューズ素子の抵抗値を直接測定することができるため、広い抵抗値の範囲で半切れ状態のヒューズ素子を検出することができる。
【0027】
また、制御信号CNTiによってNMOSトランジスタQiをオンオフすることで、ヒューズ素子を切断することなく出力信号VOUTiを設定することができる。したがって、ヒューズ切断前の半導体集積回路装置のテスト・デバッグに有効である。
【0028】
さらに、ヒューズ素子が複数本ある場合に、抵抗値の測定対象となるヒューズ素子を制御信号CNTiによって任意に選択してテストすることができるため、テスト効率およびテスト品質が高い。言い換えれば、不良検出率が高い。
【0029】
また、ヒューズ素子の抵抗値の測定と出力信号VOUTiの観測の双方を行うことで、不良と判断された場合にヒューズ素子が不良なのかインバータ回路が不良なのかの切り分けが可能である。例えば、ヒューズ素子の抵抗値が切断状態を示す値であるにもかかわらず、出力信号VOUTiがハイレベルにある場合、あるいは、ヒューズ素子の抵抗値が接続状態を示す値であるにもかかわらず、出力信号VOUTiがローレベルにある場合、このヒューズ素子に接続されているインバータ回路の不良が想定される。
【実施例2】
【0030】
図5は、本発明の第2の実施例に係るヒューズの測定方法のフローチャートである。第2の実施例に係るヒューズの測定方法は、図2に示す半導体装置のトリミング検出回路部分に適用されるが、第1の実施例の測定方法に対し、ヒューズ素子の切断前にも抵抗値を測定する点が異なる。
【0031】
ステップS21において、切断前のヒューズ素子Fi(i=1〜n)の抵抗値を測定する。制御信号CNTiをハイレベルとしてNMOSトランジスタQiをオンとする。なお、制御信号CNTi以外の制御信号CNTj(j≠i)をローレベルとしてNMOSトランジスタQj(j≠i)は全てオフとする。測定端子P0を流れる電流I0を外部のテスタなどによって測定することで、ヒューズ素子Fiの抵抗値を求め、保持しておく。
【0032】
ステップS22、S23は、それぞれステップS11、S12と同様の処理がなされる。
【0033】
ステップS24において、ヒューズ素子Fiの切断前後の抵抗値の差分を求める。以下で説明するように、求めた差分を用いて切断後の抵抗値として完全に切断されているか、不完全かを判定する。
【0034】
ステップS25は、ステップS14と同様の処理がなされる。
【0035】
次に、ヒューズ素子Fiの切断前後の抵抗値について説明する。図6は、ヒューズ素子の切断前後のヒューズ素子測定に係る抵抗の接続を模式的に示す図である。図6(a)は、切断前の図であり、図6(b)は、切断後の図である。図6において、電源VDDの印加電圧をVF、テスタ中の電流計Aで測定される電流をIMuncut(図6(a))あるいはIMcut(図6(b))とする。また、切断前の測定経路の抵抗値をRuncut、切断前のヒューズの抵抗値をRfuse、切断後の測定経路の抵抗値をRcut、切断後のヒューズの抵抗値をRcutfuse、抵抗R0の抵抗値をRr、NMOSトランジスタQiのオン抵抗をRmn1とすると、ヒューズ素子Fiの切断前後の抵抗値の差分ΔRは、以下の式(3)で表される。
ΔR=Rcut−Runcut
=(Rr+Rcutfuse+Rmn1)−(Rr+Rfuse+Rmn1)
=Rcutfuse−Rfuse −−−−式(3)
【0036】
式(3)において、Rcutfuseは、Rfuseに比べて極めて大きいので、式(3)は、ほぼ以下の式(4)のように表される。すなわち、切断前後の抵抗値の差分ΔRが切断後のヒューズ素子の抵抗値にほぼ等しくなる。
ΔR=Rcutfuse −−−−式(4)
【0037】
さらに、ヒューズ切断後の測定経路の抵抗値Rcutと、抵抗値の差分ΔR=Rcutfuseとは、以下の(a)〜(c)のように分類される。
(a)正常に切断された場合: Rcut=Rcutfuse=R∞(ハイインピーダンス)
(b)未切断の場合: Rcut=Runcut、Rcutfuse=Rfuse(切断前抵抗)
(c)半切れの場合: Runcut<Rcut<R∞、Rfuse<Rcutfuse<R∞
【0038】
以上のことから、半切れの場合の判定条件を正常切断時の抵抗値R∞に近い値に設定することで、より確実に半切れを検出することができる。
【実施例3】
【0039】
図7は、本発明の第3の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図7において図1と同一の符号は同一物を表し、その説明を省略する。図7に示すトリミング検出回路は、図1のトリミング検出回路にさらにNMOSトランジスタQa、抵抗Raを付加している。NMOSトランジスタQaのソースは、抵抗Raを介して接地され、ドレインはインバータ回路INVの入力端に接続され、ゲートは制御信号CNTaが供給される。
【0040】
以上のような構成の半導体集積回路装置は、NMOSトランジスタQaをオフとした場合には図1と同等の構成となる。したがって、通常動作時には、制御信号CNTをハイレベルとしてNMOSトランジスタQ0をオンとすると共に、制御信号CNTaをローレベルとしNMOSトランジスタQaはオフ状態にする。
【0041】
一方、テストモード時には、制御信号CNTaをローレベルとしNMOSトランジスタQaをオフとし、制御信号CNTをハイレベルとしてNMOSトランジスタQ0をオンとする。そして、図1で説明したと同様に、測定端子P0を流れる電流を外部のテスタなどによって測定することでヒューズ素子F0の抵抗値を求め、抵抗値の大小でヒューズ素子F0の切断の確実性を判断する。
【0042】
あるいは、制御信号CNTaをハイレベルとしNMOSトランジスタQaをオンとし、制御信号CNTをハイレベルとしてNMOSトランジスタQ0をオンとする。そして、従来技術で説明したと同様に、ヒューズ素子F0を切断したにもかかわらず出力信号VOUTがハイレベルとなることを検知してヒューズ素子F0の切断不良を判断するようにしてもよい。
【0043】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0044】
【図1】本発明の実施形態に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図2】本発明の第1の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図3】本発明の第1の実施例に係るヒューズの測定方法のフローチャートである。
【図4】ヒューズ素子測定に係わる抵抗の接続を模式的に示す図である。
【図5】本発明の第2の実施例に係るヒューズの測定方法のフローチャートである。
【図6】ヒューズ素子の切断前後のヒューズ素子測定に係る抵抗の接続を模式的に示す図である。
【図7】本発明の第3の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図8】従来の半導体装置の回路図である。
【符号の説明】
【0045】
F0、F1〜Fn ヒューズ素子
Q0、Q1〜Qn、Qa NMOSトランジスタ
INV、INV1〜INVn インバータ回路
R0、R1〜Rn、Ra 抵抗
P0 測定端子
CNT、CNT1〜CNTn、CNTa 制御信号
VDD 電源




 

 


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