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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−66958(P2007−66958A)
公開日 平成19年3月15日(2007.3.15)
出願番号 特願2005−247382(P2005−247382)
出願日 平成17年8月29日(2005.8.29)
代理人 【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
発明者 永田 貴美 / 古田 博伺
要約 課題

微細化に伴い、素子の製造ばらつきの影響が大きくなってきている。特に、対になったトランジスタ(ペアトランジスタ)を用いる場合には、その影響が大きく、より高い制度の加工技術が必要となってきている。

解決手段
特許請求の範囲
【請求項1】
ゲート電極層に第1のエッチングを行い、ペアトランジスタを含む第1のトランジスタ群のゲート電極を形成し、
前記ゲート電極層に前記第1のエッチングとは異なる第2のエッチングを行い、第2のトランジスタ群のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項2】
前記第1のエッチングは、前記第2のトランジスタ群が形成される領域上全面をマスクした状態で行われることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第2のエッチングは、前記第1のトランジスタ群が形成される領域上全面をマスクした状態で行われることを特徴とする請求項1あるいは2に記載の半導体装置の製造方法。
【請求項4】
前記第1のトランジスタ群はSRAMセルを含むトランジスタ群であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記第1のトランジスタ群は差動回路を含むトランジスタ群であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記第1のトランジスタ群は発振回路を含むトランジスタ群であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記ペアトランジスタは、少なくとも、SRAMセルの負荷トランジスタ、駆動トランジスタ、伝達トランジスタのいずれか1つを構成するトランジスタであることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
配線層に第1のエッチングを行い、配線層から形成される受動素子を形成し、
前記配線層に前記第1のエッチングとは異なる第2のエッチングを行い、所定形状の配線を形成することを特徴とする半導体装置の製造方法。
【請求項9】
前記第1のエッチングは、前記配線が形成される領域上全面をマスクした状態で行われることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記第2のエッチングは、前記受動素子が形成される領域上全面をマスクした状態で行われることを特徴とする請求項8あるいは9に記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は半導体装置の製造方法にかかわり、特に素子特性が揃った複数の素子、あるいは高精度の素子を製造する場合の製造方法に関する。
【背景技術】
【0002】
従来、半導体集積回路装置ではフリップフロップ回路をはじめ記憶装置のセンスアンプ回路やスタティック・ランダム・アクセス・メモリ(以下、SRAM)のメモリセル等において、回路上対をなす電界効果トランジスタ(以下、MISFET)が数多く使用されている。そして、これら対をなすトランジスタ(ペアトランジスタ)の特性の差は集積回路の歩留り、性能、特性ばらつき等に影響を与える。半導体装置では、このような特性をそろえたいトランジスタであっても、製造ばらつきにより、素子特性にばらつきが生じてしまうことが知られている。さらに、例えばMISFETでは、素子間のゲート長(電極幅)のばらつき以外に、1素子のゲート電極におけるゲート長の局所的な差(LER:Line Edge Roughness)も問題となってきている。このLERによるMISFETの特性ばらつきについては、例えば非特許文献1に記載されている。
【0003】
また、トランジスタに限らず、回路上同一の特性を有することを意図して設計された素子にばらつきが生じた場合も、上述と同様に回路の性能、歩留まりなどに影響を与えてしまう。また、近年では受動素子として金属配線を形成する配線層などを利用して作り込むことなども行われている。これらの素子には素子特性としての精度が要求されている。
【0004】
半導体装置における素子形成の加工精度を上げる例として、特許文献1には、SRAMセルの製造方法が開示されている。特許文献1に記載の方法では、ゲート電極端部の丸まりを防ぐために、端部のみ別工程でエッチングを行うことが示されている。
【0005】
また、特許文献2には、NMOSFETとPMOSFETのゲート電極の形成を別工程で行うことが示されている。また、特許文献3には、EPROMなどの不揮発性メモリにおいて、フローティングゲートを形成した後にコントロールゲートを形成することが記載されている。また、特許文献4には、配線を利用した受動素子として容量素子が記載されている。
【特許文献1】特開2000−91448号公報
【特許文献2】特開昭63−3447号公報
【特許文献3】特開昭59−84571号公報
【特許文献4】特開2002−100732号公報
【非特許文献1】IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING,VOL.17,AUGUST,pp357−361,2004,Shiying Xion et al.
【発明の開示】
【発明が解決しようとする課題】
【0006】
上述した半導体装置の製造方法では、例えば同一の特性を有する対のトランジスタ(ペアトランジスタ)などの、特定の素子間の特性がばらつく点に関しては考慮されておらず、例えばペアトランジスタ間の個々のトランジスタの特性にばらつきが生じ、結果として半導体装置の歩留まりや性能がばらついてしまう場合があった。また、配線層を利用した受動素子に関しては、金属配線の形成と同時に行われていた。
【課題を解決するための手段】
【0007】
本発明の1態様による半導体装置の製造方法は、ゲート電極層に第1のエッチングを行い、ペアトランジスタを含む第1のトランジスタ群のゲート電極を形成し、前記ゲート電極層に前記第1のエッチングとは異なる第2のエッチングを行い、第2のトランジスタ群のゲート電極を形成することを特徴とする。このように形成することによりペアトランジスタの特性を揃えることが可能となる。
【0008】
また、本発明の他の態様による半導体装置の製造方法は、配線層に第1のエッチングを行い、配線層から形成される受動素子を形成し、前記配線層に前記第1のエッチングとは異なる第2のエッチングを行い、所定形状の配線を形成する。このように形成することにより、受動素子の高精度化が可能である。
【発明の効果】
【0009】
特定の素子のみを形成する工程を設けることで、特定の素子のばらつきをきわめて小さくすることが可能となる。
【発明を実施するための最良の形態】
【0010】
図1は、本発明の実施の形態1の製造方法を説明するための平面図である。実施の形態1の半導体装置100は、論理回路などの通常の素子が形成される領域1(第1の領域)およびペアトランジスタが形成される領域2(第2の領域)を有している。
【0011】
ここで、半導体装置におけるペアトランジスタについて説明する。図2は、SRAMのメモリセルを示す回路図である。図2に示すようにSRAMのメモリセルは一般的に2つの駆動トランジスタN21、N22、2つの負荷トランジスタP21、P22、2つの伝達トランジスタN23、N24から構成されている。ここでSRAMセルの特性を良くするには駆動トランジスタ、負荷トランジスタ、伝達トランジスタが、それぞれペアトランジスタとして構成され、特性が等しいことが好ましい。SRAMを有する半導体装置では、このSRAMセルを形成する領域がペアトランジスタが形成される領域2に相当し、他の回路を形成する領域が図1における領域1に相当する。
【0012】
図3は、差動回路の1種である差動増幅回路の構成を示す回路図である。このような差動増幅回路では、差動信号Vin1、Vin2が入力されるトランジスタN31とN32がペアトランジスタとして形成されている。最適な差動動作を行うためには、この入力段の2つのトランジスタの特性が等しいことが好ましい。また、図3に示した回路は、カレントミラーを有する差動増幅回路である。カレントミラーでは、カレントミラーを構成するP31とP32もペアトランジスタとして形成されている。したがって、このような差動入力を有する半導体装置においては、差動入力段が形成される領域が、ペアトランジスタが形成される領域2に相当する。
【0013】
図4は、発振回路の一種であるリングオシレータの一部の構成を示す回路図である。リングオシレータは、奇数段のインバータが接続された回路である。この時、理想的なリングオシレータであれば、各段のP型トランジスタP41、P42、P43の特性のそれぞれが等しく、N型トランジスタN41、N42、N43の特性のそれぞれが等しいことが好ましい。そのため、例えばリングオシレータでは、インバータが形成される領域が、特性が揃ったトランジスタが形成される領域(以下では、ペアトランジスタが形成される領域2とする)に相当する。
【0014】
このように、本実施形態の半導体装置100は、ペアトランジスタが形成される領域2とその他のMISFETが形成される領域1を有している。
【0015】
ここで、図1に示す半導体装置100は、半導体基板5上に、公知のフォトリソグラフィ、エッチング技術により、すでにN型拡散層3やP型拡散層4が形成されている。また図示しないが、ゲート電極材料であるポリシリコンなどが半導体基板5上全面に形成された状態であるとする。本実施の形態の製造方法では、そのゲート電極材料上に、第1のマスク6を形成する。図1には、便宜上、拡散層3、4と第1のマスク6のみが示してある。第1のマスク6は、例えばフォトレジストなどで形成される。図1に示すように本実施の形態では、ペアトランジスタが形成される領域2には、そのゲート電極形状に合わせて第1のマスク6が形成され、その他の素子が形成される領域1には全面に第1のマスク6が形成されている。
【0016】
このように第1のマスクを形成した状態で、例えば異方性エッチングなどにより、ゲート電極材料のエッチングが行われる(第1のエッチング)。なお、この時のエッチング条件は、ゲート電極材料や、ゲート間隔などによって異なるが、最も加工精度が高い条件で行われるものとする。この第1のエッチングにより、ペアトランジスタが形成される領域のゲート電極が形成される。
【0017】
この第1のエッチングの後、第1のエッチングに用いたマスク6は除去され、図1の第1のマスク6に示した形状と同じ形状のゲート電極材料がエッチングされずに残る。そこで、本実施の形態では、図1の第1のマスク6と同じ形状に形成されたゲート電極材料上に、第2のマスク7が形成される。この第2のマスク7を図5に示す。図5に示すように、第2のマスク7は、ペアトランジスタが形成される領域2上の全面に形成され、その他の領域1上では形成するゲート電極の形状に合わせてパターニングされる。この第2のマスク7をマスクとしてゲート電極材料のエッチング(第2のエッチング)が行われる。
【0018】
ここで、エッチング条件としては、ゲート電極材料などによって異なるが、エッチングレートと、ばらつきを考慮したうえで最も効率が良いエッチング条件が選択される。この第2のエッチングにより通常の論理回路が形成される領域1にもゲート電極が形成される。その後、第2のマスク7が除去される。図6は、第2のマスク7を除去した後の様子を示す模式図である。図7に示すように、半導体基板5上のペアトランジスタが形成される領域2、通常の論理回路が形成される領域1上にゲート電極8が形成される。その後、必要に応じて上層配線、絶縁膜などが形成されて半導体装置100が形成される。
【0019】
以上、詳細に説明したように、本発明の実施の形態1では、まずペアトランジスタを形成する領域(特性の揃ったトランジスタを形成する領域)以外は、全面がマスクされた状態で、ペアトランジスタのゲート電極を形成するためのエッチングが行われる。そのため、従来のように、1つの層に対して1回のエッチングで、半導体装置全体のゲート電極を形成する際のばらつきに影響されることなく、加工精度を重視した、高精度なエッチングを行うことが可能である。
【0020】
また、本実施の形態によれば、ペアを構成するトランジスタのゲート電極は同一工程で1回のエッチングで形成される。ペアトランジスタにおいては、同一の特性を持つことが極めて重要である。つまり対になるトランジスタのゲート電極が、同時にエッチング形成されることによって、ペアトランジスタを構成する個々のトランジスタの特性をそろえることが可能となる。また、1つのゲート電極が1回のエッチング工程で形成されるため、ゲート端部にのみに対応した微細なフォトリソグラフィ工程なども必要としない。
【0021】
つまり本実施形態によれば、高い加工精度が要求され、かつ特性が出来る限り同じであることが望まれるペアトランジスタを形成する領域に関しては、精度を向上するために最も適したエッチング条件で、かつペアを構成するトランジスタのゲート電極を同一工程で形成する。その後、その他の通常の論理回路部分のゲート電極を別工程で形成することにより、ペアトランジスタに適したゲート電極として最適なエッチングすることが可能となる。
【0022】
なお、上記に示した実施形態では、ペアトランジスタが形成される代表的な例としてSRAMセル、差動回路、発振回路について説明したが任意の複数のトランジスタの特性を均一に形成したい場合にも、本発明を適用することが可能である。また、本実施形態における第1のエッチングと第2のエッチングは順番を逆にして行われても良い。つまり、第1のエッチングでペアトランジスタが形成される領域2に対してマスクを形成してエッチングを行い、第2のエッチングで通常回路が形成される領域1に対してマスクを形成してエッチングしても、本実施の形態と同様の効果を得ることが可能である。
【0023】
図8は、本発明の実施の形態2に関わる半導体装置200の製造方法を説明するための図である。近年の半導体装置では、金属配線などの導電層を利用して、受動素子(容量、インダクタンス、抵抗)が形成される。図8は、導電層を利用してインダクタンス(コイル)81を形成した場合を模式的に示している。ここで、インダクタンス81を形成する導電層は、半導体基板上の他の領域では配線として利用される導電層である。このように実施の形態2の半導体装置20は、金属配線層による受動素子形成領域82と、その他の通常の金属配線形成領域83とを有している。通常の金属配線形成領域83における金属配線層は、配線による遅延や配線抵抗に対して、設計基準を満たす範囲で形成されれば良いのに対し、金属配線と同じ導電層によって受動素子を形成する場合は、回路素子として動作するため極めて高精度な加工が要求される。そこで、この実施の形態では同一の金属配線層のエッチングにおいて、第1のエッチングと、第2のエッチングが行われる。ここで、例えば、第1のエッチングでは、金属配線形成領域83全面にレジストなどによるマスクが形成され(図8、84参照)、受動素子形成領域82には形成する受動素子に基づいたマスクが形成される。このマスクを第1のマスクとしてエッチングが行われ受動素子が形成される。この第1のエッチングでは、エッチング条件が形成したいパターンの形状や疎密、金属配線材料などに基づいて最も精度よくエッチングされるように設定される。第2のエッチングは、受動素子形成領域全面にマスクが形成され、金属配線形成領域には、配線に基づいたマスクが形成された第2のマスクに基づいたエッチングである(不図示)。この第2のエッチングでは、第1のエッチング条件と異なり例えばエッチングレートやばらつきを考慮した上で、最も効率よくエッチングが行えるようなエッチング条件が選択される。
【0024】
このように、同一導電層に対して、受動素子が形成される領域と、配線が形成される領域に関して別々にエッチングを行うことにより、金属配線層によって形成される受動素子が高精度に形成される。したがって、素子特性の誤差が小さくなるため、より高精度な半導体装置を提供することが可能となる。
【0025】
以上、実施の形態において詳細に説明したように、本発明では、エッチングによって形成される素子の特性などに応じて、エッチングの対象領域を複数の領域に分割し、それぞれの領域に応じた最適な条件でエッチングが行われる。このように形成することでエッチング工数は増加するが、高精度な素子を提供することが可能となる。
【0026】
また、上述した実施の形態では、エッチングの対象領域を、その機能(ペアトランジスタ、受動素子など)で分割した例を示したが、例えばエッチング対象領域の疎密などによって分割することも可能である。例えば、そのゲート間隔や、配線間隔が最小となる部分を含む領域を第1のエッチングによってエッチングされる領域とし、その他の領域を第2のエッチングによってエッチングされる領域とすることも可能である。あるいは半導体基板上のゲート電極層あるいは同一配線層などの導電体層をメッシュ状に複数の単位領域に分割して、各単位領域辺りの平均の疎密度を、例えばレイアウトパターンから求めるなどとしてもよい。そして、各メッシュごとの平均の配線間隔がしきい値以下のところを第1のエッチング対象領域とし、しきい値よりも大きくなるところを第2のエッチング対象領域とすることでエッチング工程を分けることなども可能である。
【図面の簡単な説明】
【0027】
【図1】本発明の実施の形態1の製造方法を示す平面図である。
【図2】SRAMセルにおいて本発明が適用されるペアトランジスタを示す回路図である。
【図3】差動回路において本発明が適用されるペアトランジスタを示す回路図である。
【図4】発振回路において本発明が適用されるペアトランジスタを示す回路図である。
【図5】本発明の実施の形態1の製造方法を示す平面図である。
【図6】本発明の実施の形態1の製造方法を示す平面図である。
【図7】本発明の実施の形態2の製造方法を説明するための平面図である。
【符号の説明】
【0028】
1 通常素子形成領域
2 ペアトランジスタ形成領域
3、4 拡散層
5 半導体基板
6、7 マスク
8 ゲート電極
81 インダクタンス
82 受動素子形成領域
83 金属配線形成領域
100 半導体装置
200 半導体装置
N21、N22 駆動トランジスタ
P21、P22 負荷トランジスタ
N23、N24 伝達トランジスタ
N31、N32、N41、N42、N43 N型MISFET
P31、P32、P41、P42、P43 P型MISFET




 

 


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