米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> NECエレクトロニクス株式会社

発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−49089(P2007−49089A)
公開日 平成19年2月22日(2007.2.22)
出願番号 特願2005−234676(P2005−234676)
出願日 平成17年8月12日(2005.8.12)
代理人 【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
発明者 竹脇 利至 / 戸田 猛
要約 課題
従来の半導体装置においては、MIM型容量素子中に段差が生じることにより、誘電体膜の耐圧が部分的に低下することがある。

解決手段
半導体装置1は、層間絶縁膜10、配線12a〜12c、層間絶縁膜20、および容量素子30を備えている。層間絶縁膜10および配線12a〜12d上には、拡散防止膜40を介して層間絶縁膜20が設けられている。層間絶縁膜20上には、容量素子30が設けられている。容量素子30は、MIM型容量素子であり、層間絶縁膜20上に設けられた下部電極32、下部電極32上に設けられた容量絶縁膜34、および容量絶縁膜34上に設けられた上部電極36によって構成されている。ここで、層間絶縁膜20と容量素子30との界面S1は、略平坦である。また、層間絶縁膜20の下面S2は、容量絶縁膜34に対向する位置に凹凸を有している。
特許請求の範囲
【請求項1】
半導体基板上に設けられた第1の絶縁膜と、
前記第1の絶縁膜中に埋め込まれた導体と、
前記第1の絶縁膜および前記導体上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた下部電極と、
前記下部電極上における前記導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、を備え、
前記第2の絶縁膜と前記下部電極との界面は、略平坦であり、
前記第2の絶縁膜における前記第1の絶縁膜および前記導体側の面は、前記容量絶縁膜に対向する位置に凹凸を有することを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記導体の表面は、前記第1の絶縁膜の表面に対して窪んでいる半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
前記第2の絶縁膜は、拡散防止膜を介して、前記第1の絶縁膜および前記導体上に設けられている半導体装置。
【請求項4】
請求項1乃至3いずれかに記載の半導体装置において、
前記導体は、電源配線である半導体装置。
【請求項5】
請求項1乃至4いずれかに記載の半導体装置において、
前記導体は、銅を主成分とする金属である半導体装置。
【請求項6】
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜中に埋め込まれるように導体を形成する工程と、
前記第1の絶縁膜および前記導体上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の表面を平坦化する工程と、
平坦化された前記第2の絶縁膜上に、下部電極を形成する工程と、
前記下部電極上における前記導体の少なくとも一部に対向する領域に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項7】
請求項6に記載の半導体装置の製造方法において、
前記導体を形成する工程においては、当該導体として銅を主成分とする金属をダマシン法により形成する半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、容量素子については、従来のMOS型容量素子に比し、寄生抵抗および寄生容量が著しく小さいMIM(Metal-Insulator-Metal)型容量素子が利用されるようになっている。また、このようなMIM型容量素子をロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、MIM型容量素子の構造およびプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、MIM型容量素子の電極をロジックデバイスの多層配線構造と同様の手法で製造するプロセスが開発されている。
【0003】
従来、MIM型容量素子は、特許文献1に記載されたとおり、下層に配線が存在しない領域に形成されることが多く、微細な配線が高い密度で存在する領域の上層に形成されることは稀であった。
【特許文献1】特開2003−258107号公報
【特許文献2】特開2002−353324号公報
【非特許文献1】J. Noguchi et al., "Influence of Post-CMP Cleaning on Cu Interconnects and TDDB Reliability", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 52, No. 5, May 2005, pp.934-941.
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、素子の高集積化が進んだ今日では、半導体装置の面積を縮小するために、高い密度で配線が形成された領域の上層にもMIM型容量素子を形成する必要が生じている。このため、以下のような課題が存在することを本発明者らは見出した。
【0005】
現在一般に、ロジックデバイスの多層配線には低抵抗の銅配線が用いられている。銅は、アルミニウム等と比較した場合、ドライエッチングによる加工が極めて難しい。そのため、銅配線の形成には、ダマシン法が広く用いられている。ダマシン法においては、まず、シリコン酸化膜等の絶縁膜に溝を形成した後、銅の拡散を防止するバリアメタル層を形成する。続いて、溝をめっき等により銅で埋め込んだ後、CMPで研磨を行うことにより、配線を形成する。
【0006】
CMPにより余剰の銅やバリアメタルを除去した後、配線の表面およびそれに近接する絶縁膜の表面は平坦であると考えられていた。ところが、厳密には、非特許文献1(Fig.4およびFig.10参照)に開示されているように、配線の端部において急峻な段差が発生している。
【0007】
図7(a)および図7(b)は、かかる段差が生じた配線を模式的に示す断面図である。これらの図においては、酸化膜201中に、シングルダマシン技術により、Cuからなる配線202a,202b,202cが形成されている。また、配線202a,202b,202cの上部には、Cap膜(拡散防止膜)203が形成されている。
【0008】
ここで、配線202a,202b,202cの上面には、段差が生じている。その原因としては、非特許文献1にも開示されているように、CMP中のデイッシング(dishing)、CMP後の洗浄中のエッチング、またはコロージョン(corrosion)等が考えられる。この段差の深さは、配線が形成される際の種々の条件にも依存するが、50nm〜百数十nmに達することもある。図7(b)に示したように、孤立して形成された配線202cにおいては、端部の窪みが特に急峻となっている。
【0009】
かかる急峻な段差が生じた配線202a,202b,202c上に、直接に、あるいは絶縁膜を介してMIM型容量素子を形成した場合、図8(a)〜図8(c)に示すように、MIM型容量素子220の電極205,207および誘電体膜(容量絶縁膜)206にも段差が形成されることになる。図8(a)は、配線202a,202b上に、MIM型容量素子220を直接に形成した場合の半導体装置を示す断面図である。図8(b)は、シリコン酸化膜からなる絶縁膜204を介して、配線202a,202b上にMIM型容量素子220を形成した場合の半導体装置を示す断面図である。また、図8(c)は、絶縁膜204を介して、配線202c上にMIM型容量素子220を形成した場合の半導体装置を示す断面図である。
【0010】
このようにMIM型容量素子220中に段差が生じると、特許文献2にも記載されているように、誘電体膜206の信頼性が低下する。より具体的には、誘電体膜206の耐圧が部分的に低下する。このことは、MIM型容量素子220の歩留まりの低下や使用時の信頼性の低下につながる。
【課題を解決するための手段】
【0011】
本発明による半導体装置は、半導体基板上に設けられた第1の絶縁膜と、上記第1の絶縁膜中に埋め込まれた導体と、上記第1の絶縁膜および上記導体上に設けられた第2の絶縁膜と、上記第2の絶縁膜上に設けられた下部電極と、上記下部電極上における上記導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、上記容量絶縁膜上に設けられた上部電極と、を備え、上記第2の絶縁膜と上記下部電極との界面は、略平坦であり、上記第2の絶縁膜における上記第1の絶縁膜および上記導体側の面は、上記容量絶縁膜に対向する位置に凹凸を有することを特徴とする。
【0012】
この半導体装置においては、下部電極、容量絶縁膜および上部電極によってMIM型容量素子が構成されている。ここで、第2の絶縁膜と下部電極との界面が略平坦である。したがって、第2の絶縁膜の下面(第1の絶縁膜および導体側の面)に凹凸が生じているにも関わらず、容量素子は、その凹凸の影響を受けない。これにより、容量絶縁膜の耐圧の低下を防ぐことができる。
【0013】
また、本発明による半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、上記第1の絶縁膜中に埋め込まれるように導体を形成する工程と、上記第1の絶縁膜および上記導体上に、第2の絶縁膜を形成する工程と、上記第2の絶縁膜の表面を平坦化する工程と、平坦化された上記第2の絶縁膜上に、下部電極を形成する工程と、上記下部電極上における上記導体の少なくとも一部に対向する領域に容量絶縁膜を形成する工程と、上記容量絶縁膜上に上部電極を形成する工程と、を含むことを特徴とする。
【0014】
この製造方法においては、第2の絶縁膜上に下部電極を形成する前に、当該第2の絶縁膜の表面を平坦化する。したがって、第2の絶縁膜の下面に凹凸が生じた場合であっても、第2の絶縁膜上に形成される容量素子にその凹凸の影響が及ぶのを防ぐことができる。これにより、形成される容量絶縁膜の耐圧の低下を防ぐことができる。
【発明の効果】
【0015】
本発明によれば、歩留まりおよび信頼性に優れたMIM型容量素子を備える半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【0017】
図1は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置1は、層間絶縁膜10(第1の絶縁膜)、配線12a〜12c(導体)、層間絶縁膜20(第2の絶縁膜)、および容量素子30を備えている。層間絶縁膜10は、シリコン基板等の半導体基板(図示せず)上に、他の層間絶縁膜(例えばコンタクトプラグが埋め込まれた層間絶縁膜)を介して設けられている。
【0018】
層間絶縁膜10(配線間絶縁膜)には、配線12a〜12cが埋め込まれている。配線12a〜12cは、例えば電源配線である。また、層間絶縁膜10中には、これらの配線12a〜12cとは別に、配線12dが埋め込まれている。この配線12dは、トランジスタまたは抵抗素子等、容量素子30以外の素子に用いられる配線である。本実施形態において、配線12a〜12dは、Cu配線である。なお、層間絶縁膜10と各配線12a〜12dとの界面には、Cuの拡散を防止するバリアメタル(図示せず)が設けられている。また、層間絶縁膜10は、例えばシリコン酸化膜である。
【0019】
層間絶縁膜10および配線12a〜12d上には、拡散防止膜40を介して層間絶縁膜20が設けられている。層間絶縁膜20は、CMP等による平坦化が可能な絶縁膜であれば、どのような膜種であってもよく、例えばシリコン酸化膜である。また、層間絶縁膜20の厚さは、例えば、200nm〜400nmである。拡散防止膜40は、Cuの拡散を防止するとともに、後述するビアプラグ52cを形成する際のエッチングストッパ膜としても機能する。この拡散防止膜40の材料としては、例えば、SiCNまたはシリコン窒化膜(SiN)等を用いることができる。また、拡散防止膜40の厚さは、例えば、50nm〜150nmである。
【0020】
層間絶縁膜20上には、容量素子30が設けられている。容量素子30は、MIM型容量素子であり、層間絶縁膜20上に設けられた下部電極32、下部電極32上に設けられた容量絶縁膜34、および容量絶縁膜34上に設けられた上部電極36によって構成されている。容量絶縁膜34および上部電極36は、平面視で、面積が下部電極32に比して小さく、下部電極32の一部上に設けられている。これらの容量絶縁膜34および上部電極36が設けられた領域は、配線12a〜12cの少なくとも一部(本実施形態では配線12a,12b)に対向している。換言すれば、平面視で、当該領域が配線12a〜12cの少なくとも一部に重なるということである。なお、容量絶縁膜34を構成する絶縁膜は下部電極32の全面に渡って設けられているが、当該絶縁膜のうち下部電極32および上部電極36によって挟まれた部分のみが容量絶縁膜34である。また、当該絶縁膜のうち容量絶縁膜34以外の部分は、ビアプラグ52bを形成する際に、エッチングストッパ膜として機能する。
【0021】
下部電極32の材料としては、例えば、窒化チタン(TiN)、窒化タンタル(TaN)または窒化タングステン(WN)等の金属を用いることができる。上部電極36の材料としては、下部電極32と同様のものを用いてもよく、相異なるものを用いてもよい。容量絶縁膜34の材料としては、例えば、シリコン窒化膜、ZrO、TaOまたはZrTaO等を用いることができる。容量絶縁膜34は、CVDまたは反応性スパッタ等により成膜することができる。下部電極32、容量絶縁膜34および上部電極36の厚さは、例えば、それぞれ150nm〜300nm、10nm〜20nmおよび100nm〜200nmである。
【0022】
ここで、層間絶縁膜20と容量素子30との界面S1は、略平坦である。また、層間絶縁膜20の下面S2(層間絶縁膜10および配線12a〜12c側の面)は、容量絶縁膜34に対向する位置に凹凸を有している。具体的には、図2に示すように、配線12b,12c等の配線の表面が層間絶縁膜10の表面に対して窪んでおり、それにより各配線と層間絶縁膜10との間に凹凸が存在している。さらに、各配線の表面について見ても、中央部に対して周縁部が窪んでおり、それによりこれらの中央部と周縁部との間に凹凸が存在している。それゆえ、界面S1から上記周縁部までの距離A、界面S1から上記中央部までの距離Bおよび界面S1から層間絶縁膜10までの距離Cについて、B<C<Aの関係が成り立っている。
【0023】
図1に戻って、層間絶縁膜20上には、容量素子30を覆う層間絶縁膜50(第3の絶縁膜)が設けられている。層間絶縁膜50は、例えばシリコン酸化膜であり、その厚さは、例えば500nm〜1000nmである。層間絶縁膜50中には、ビアプラグ52a〜52cが埋め込まれている。ビアプラグ52aおよびビアプラグ52bは、それぞれ上部電極36および下部電極32に接続されている。また、ビアプラグ52cは、配線12dに接続されている。
【0024】
層間絶縁膜50上には、絶縁膜60を介して、層間絶縁膜70(第4の絶縁膜)が設けられている。層間絶縁膜70は、例えばシリコン酸化膜である。層間絶縁膜70中には、配線72a〜72cが埋め込まれている。配線72a,72bは、それぞれビアプラグ52a,52bに接続されている。また、配線72cは、ビアプラグ52cに接続されている。絶縁膜60は、これらの配線72a〜72cを形成する際に、エッチングストッパ膜として機能する。絶縁膜60の材料としては、拡散防止膜40と同様に、例えば、SiCNまたはシリコン窒化膜等を用いることができる。また、絶縁膜60の厚さは、好ましくは50nm〜200nmである。
【0025】
なお、本実施形態においては、ビアプラグ52a〜52cならびに配線72a〜72cの材料として、配線12a〜12dと同様に、Cuを用いている。
【0026】
図3および図4を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置1の製造方法の一例を説明する。まず、トランジスタや抵抗素子等を含む半導体基板(図示せず)上に、CVD(Chemical Vapor Deposition)により、層間絶縁膜10を形成する。続いて、層間絶縁膜10の上面をCMPにより平坦化する。層間絶縁膜10の上面が予め平坦である場合は、本工程を省略することができる。
【0027】
その後、フォトリソグラフィーおよびドライエッチング工程を経て、配線12a〜12d用の配線溝を形成する。続いて、タンタルナイトライド(TaN)からなるバリアメタル(図示せず)を、膜厚30nm〜50nm程度で全面に形成する。次いで、Cuシード層を50nm〜200nm成膜し、その上に電解メッキ法によりCu膜を500nm〜1000nm成膜する。続いて、CMP処理により層間絶縁膜10の上面が露出するまでCu膜を研磨する。これにより、配線12a〜12dが形成される。その後、スパッタにより拡散防止膜40を形成する。このとき、配線12a〜12cおよびその上の拡散防止膜40上には、急峻な段差が存在している。その理由は、図7を用いて説明したとおりである。
【0028】
続いて、拡散防止膜40の上に、層間絶縁膜20となるシリコン酸化膜20aをCVDにより成膜する。成膜後のシリコン酸化膜20aの表面には、拡散防止膜40と同様に急峻な段差が存在する(図3(a))。次いで、シリコン酸化膜20aにCMP処理を施し、表面を平坦化する。なお、この表面平坦化処理は必ずしもCMPによる処理に限定されるものではなく、シリコン酸化膜20a上にフォトレジスト等を塗布した後、エッチバックによりフォトレジストおよびシリコン酸化膜の一部を除去する工程を実施してもよい。
【0029】
表面が平坦になった層間絶縁膜20上に、下部電極32となる窒化チタン膜32a、および容量絶縁膜34となる絶縁膜34aをスパッタにより成膜する(図3(b))。続いて、フォトリソグラフィーおよびドライエッチング工程により、窒化チタン膜32aおよび絶縁膜34aを所望の形状に加工する。これにより、下部電極32が形成される。さらに、上部電極36となる窒化チタン膜36aを成膜する(図4(a))する。その後、図4(a)に示すマスクM1を用いたフォトリソグラフィーおよびドライエッチング工程により、絶縁膜34aおよび窒化チタン膜36aを所望の形状に加工する。これにより、容量絶縁膜34および上部電極36が形成される。
【0030】
次に、CVDにより、容量素子30を覆うように層間絶縁膜50を形成する。層間絶縁膜50の表面はCMP処理により平坦化される。さらに、フォトリソグラフィーとドライエッチング技術により、ビアプラグ52a,52b,52c用の溝を形成する。続いて、配線12a〜12dを形成したプロセスと同様にして、バリアメタル、Cuシード層およびCu膜を形成した後、CMP処理により、層間絶縁膜50の表面が露出するまでCu膜を研磨する。これにより、ビアプラグ52a〜52cが形成される(図4(b))。
【0031】
次に、層間絶縁膜50およびビアプラグ52a〜52cの上に、スパッタにより絶縁膜60を形成する。続いて、絶縁膜60上に層間絶縁膜70を形成する。さらに、フォトリソグラフィーおよびドライエッチング工程により、層間絶縁膜70中に配線溝を形成した後、配線12a〜12dを形成したプロセスと同様にして、配線72a〜72cを形成する。以上により、図1に示す半導体装置1を得る。
【0032】
本実施形態の効果を説明する。本実施形態においては、層間絶縁膜20上に下部電極32を形成する前に、層間絶縁膜20の表面が平坦化されている。それゆえ、半導体装置1において、層間絶縁膜20と下部電極32との界面S1が略平坦である。したがって、層間絶縁膜20の下面S2に凹凸が生じているにも関わらず、容量素子30は、その凹凸の影響を受けない。これにより、容量絶縁膜34の耐圧の低下を防ぐことができる。このため、歩留まりおよび信頼性に優れた容量素子30を備える半導体装置1およびその製造方法が実現されている。
【0033】
配線12a〜12cの表面は、層間絶縁膜10の表面に対して窪んでいる。このため、界面S1から層間絶縁膜10までの距離に比して、界面S1から各配線12a〜12cまでの距離が長い構成となっている。これにより、下部電極32と各配線12a〜12cとの間に生じる電界が小さく抑えられるため、層間絶縁膜20の耐圧を向上させることができる。この点、上記電界を小さくするために層間絶縁膜20の厚みを大きく設計することも考えられる。しかし、層間絶縁膜20の厚みを大きくし過ぎると、ビアプラグ52cの形成を困難にするため、好ましくない。これに対して、本実施形態においては、上記界面S1を平坦化することにより、層間絶縁膜20の下面S2の凹凸を層間絶縁膜20の厚さに反映させている。こうすることにより、ビアプラグ52cの形成を困難にすることなく、上記電界を小さく抑えることが可能となっている。
【0034】
また、配線12a〜12cは、Cu配線であり、ダマシン法によって形成されている。ダマシン法においては、上述のとおり、層間絶縁膜10および配線12a〜12cの表面に段差が生じ易いため、かかる段差が容量素子30に及ぼす影響を阻止できる本実施形態が特に有用となる。
【0035】
下部電極32は、容量絶縁膜34および上部電極36に比して面積が大きい。このため、下部電極32のうち容量絶縁膜34および上部電極36が設けられていない部分にビアプラグ52bを接続することにより、下部電極32に対して半導体装置1の上側(層間絶縁膜70側)からコンタクトをとることが可能となっている。
【0036】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図5および図6に示すように、容量絶縁膜34に対向する配線の数は、1つであってもよい。これらの図において容量絶縁膜34は、それぞれ配線12eおよび配線12fに対向する領域に設けられている。容量絶縁膜34は、図5のように配線12eの全体に対向していてもよく、図6のように配線12fの一部にのみ対向していてもよい。また、図5においては、配線72aと配線72bとの間に、容量素子30以外の素子に用いられる配線72dが設けられている。
【0037】
上記実施形態においては導体として配線を例示したが、導体は、配線には限られず、例えばダミーコンタクトプラグであってもよい。また、導体は、Cuには限られず、例えば、Cuを主成分としてAlまたはAgを含む金属であってもよい。なお、本明細書においては、Cuも「Cuを主成分とする金属」に含まれる。
【0038】
上記実施形態においては第1〜第4の絶縁膜としてシリコン酸化膜を例示したが、これらの絶縁膜は、シリコン酸化膜には限られず、例えば、SiOF、有機低誘電率膜もしくは無機低誘電率膜、またはこれらの複合膜であってもよい。
【0039】
また、上記実施形態においてはビアプラグ(ビアプラグ52a〜52c)および配線(配線72a〜72c)をそれぞれシングルダマシン法により個別に形成する例を示したが、デユアルダマシン法により、これらのビアプラグおよび配線をまとめて形成してもよい。
【図面の簡単な説明】
【0040】
【図1】本発明による半導体装置の一実施形態を示す断面図である。
【図2】図1の半導体装置の一部を示す断面図である。
【図3】(a)および(b)は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図4】(a)および(b)は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図5】変形例に係る半導体装置を示す断面図である。
【図6】変形例に係る半導体装置を示す断面図である。
【図7】(a)および(b)は、従来の半導体装置における課題を説明するための断面図である。
【図8】(a)〜(c)は、従来の半導体装置における課題を説明するための断面図である。
【符号の説明】
【0041】
1 半導体装置
10 層間絶縁膜
12a〜12d 配線
20 層間絶縁膜
30 容量素子
32 下部電極
34 容量絶縁膜
36 上部電極
40 拡散防止膜
50 層間絶縁膜
52a〜52c ビアプラグ
60 絶縁膜
70 層間絶縁膜
72a〜72c 配線




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013