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発明の名称 シリアルパラレル変換、パラレルシリアル変換、FIFO一体回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−36869(P2007−36869A)
公開日 平成19年2月8日(2007.2.8)
出願番号 特願2005−219344(P2005−219344)
出願日 平成17年7月28日(2005.7.28)
代理人 【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
発明者 佐伯 貴範 / 青木 泰 / 永光 正知 / 中川 順志 / 西沢 稔 / 岩崎 正 / 木口 孝一郎
要約 課題

回路規模を縮減し高速化に対応可能としたシリアルパラレル、パラレルシリアル、FIFO一体回路の提供。

解決手段
特許請求の範囲
【請求項1】
シリアルにデータを入力してサンプルし、該サンプルした複数のデータをパラレルに出力するレジスタと、
前記レジスタからの前記複数のデータを受け、入力される制御信号にしたがって1つのデータを選択するセレクタと、
前記レジスタにシリアルにデータが入力された順に対応して前記セレクタからシリアルにデータが出力されるように、前記セレクタへ入力する前記制御信号を生成する回路と、
を備えている、ことを特徴とする変換回路。
【請求項2】
前記レジスタからの複数のデータが、前記シリアルに入力されたデータをパラレルに変換したパラレルデータとして取り出され、前記レジスタがシリアルパラレル変換機能をなす、ことを特徴とする請求項1記載の変換回路。
【請求項3】
前記セレクタからデータがシリアルに出力される順番は、前記レジスタにシリアルにデータが入力された順番と同一とされ、FIFO(First In First Out)機能及びパラレルシリアル変換機能を備えている、ことを特徴とする請求項2記載の変換回路。
【請求項4】
前記レジスタがシリアルにデータをサンプルするための制御信号を生成する第1のカウンタと、
前記セレクタへの前記制御信号を生成する第2のカウンタと、
を備えている、ことを特徴とする請求項1記載の変換回路。
【請求項5】
前記第1のカウンタは、第1のクロック信号で駆動され、
前記第2のカウンタは、第2のクロック信号で駆動され、
前記第1のクロック信号から前記第2のクロック信号へクロック載せ換えが行われる、ことを特徴とする請求項4記載の変換回路。
【請求項6】
前記セレクタには、前記レジスタからパラレルに出力される複数のデータとは別に、第2のパラレルルデータが入力され、
前記セレクタで、選択信号により、前記第2のパラレルデータが選択されたとき、前記セレクタからは、前記第2のパラレルデータをシリアルに変換したデータが出力される、ことを特徴とする請求項1記載の変換回路。
【請求項7】
前記セレクタは、前記複数のデータをなす複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第1のカウンタからの多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第1の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第2の値のときオフする、並置された複数のスイッチを備えている、ことを特徴とする請求項1記載の変換回路。
【請求項8】
請求項5記載の変換回路と、
受信データを入力する入力バッファと、
前記入力バッファからの受信データと内部クロック信号とを受け、前記受信データに同期したクロック及びデータを復元するクロックアンドデータリカバリ回路と、
を備え、
前記第2のクロック信号は、前記クロックアンドデータリカバリ回路より供給され、
前記第1のクロック信号は、前記内部クロック信号よりなる、ことを特徴とするインタフェース回路。
【請求項9】
請求項5記載の変換回路と、
受信データを入力する入力バッファと、
前記入力バッファからの受信データと内部クロック信号とを受け、前記受信データに同期したクロック及びデータを復元するクロックアンドデータリカバリ回路と、
を備え、
前記第2のクロック信号は、前記クロックアンドデータリカバリ回路より供給されたクロック信号、又は前記内部クロック信号のうちのいずれか一方よりなり、
前記第1のクロック信号は、前記内部クロック信号よりなる、ことを特徴とするインタフェース回路。
【請求項10】
請求項5記載の変換回路を備え、
前記変換回路の前記セレクタより出力されるシリアルデータを受けてプリエンファシスして出力するプリエンファシス回路を備えている、ことを特徴とするインタフェース回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、シリアルパラレル変換回路とFIFO(First In First Out;先入れ先出し)回路とパラレルシリアル変換回路とを備えたインタフェース回路等に適用して好適な回路に関する。
【背景技術】
【0002】
図6は、ギガビット帯域での転送を行う従来のシリアルデジタルインタフェース(シリアル化/デシリアル化(Serialization/Deserialization;「SerDes」ともいう)の典型的な構成を説明するための図である。図6を参照すると、このインタフェースにおいて、入力バッファ101は、相補の受信信号RXT、RXCを差動で受けて差動出力する。PLL(Phase Locked Loop)回路102は、システムクロック信号SCLK(その相補信号SCLKB)に位相同期したクロック信号を出力する。PLL回路102の出力クロック信号は、分周回路103に供給される。分周回路103は、互いに位相が等間隔に離間してなる分周多相クロックを出力する。分周回路103からの多相クロックは、位相インタポレータ(位相シフト回路)104に供給される。
【0003】
位相インタポレータ104は、CDR(Clock and Data Recover)制御回路106から供給される制御信号に基づき、入力される信号の位相差を内分した位相に対応する信号を出力する多相クロックを出力する。位相インタポレータ104の出力は、サンプル回路105に供給される。
【0004】
サンプル回路105は、並列接続されたフリップフロップ(不図示)を含み、それぞれのフリップフロップは、入力バッファ101の出力(受信データ)をデータ端子に受け、位相インタポレータ回路104から対応するサンプリングクロックをクロック端子に受け、サンプリングクロックに応答して該受信データをラッチ出力する。
【0005】
CDR制御回路106は、サンプル回路105のフリップフロップ(不図示)の出力を入力し、フリップフロップの出力が論理0のときアップし、論理1のときダウンするアップダウンカウンタ(不図示)と、アップダウンカウンタの出力を時間平均するフィルタ(不図示)と、フィルタの出力を入力してデコードし、位相を制御する信号(位相インタポレータ104の内分比)を位相インタポレータ104に供給する制御回路(不図示)を備えている。なお、分周回路103、位相インタポレータ104、サンプル回路105、CDR制御回路106により、クロックアンドデータリカバリ回路が構成される。クロックアンドデータリカバリ回路は、受信データ、リカバリクロック信号を生成して出力する。クロックアンドデータリカバリ回路の詳細は、例えば特許文献1等の記載が参照される。
【0006】
サンプル回路105の複数のフリップフロップ(不図示)でサンプルされた受信データ信号のうち(図6では4本)、2つのデータ信号(例えば偶奇ビットデータ)は、クロックアンドデータリカバリ回路から出力されるデータ信号として出力される。
【0007】
クロックアンドデータリカバリ回路のサンプル回路105からのシリアルデータは、FIFO115に書き込まれる。すなわち、FIFO115のレジスタ118に、カウンタ117の出力を書き込みアドレスとして書き込まれる。そして、レジスタ118より、カウンタ116の出力を読み出しアドレスとして読み出された2ビットのデータは、セレクタ108を介してシリアルパラレル変換回路109に入力される。シリアルパラレル変換回路109は、カウンタ110からの出力に基づき、シリアルパラレル変換(2:10のシリアルパラレル変換)を行い、10ビットの受信パラレルデータRXDAT[9:0]を不図示の内部回路に供給する。シリアルパラレル変換用のクロックは、セレクタ107の出力を、カウンタ110で分周した分周クロック信号である。カウンタ110は、例えばジョンソンカウンタよりなる。セレクタ107は、選択信号Sel1に基づき、分周回路103の分周クロック信号又は位相インタポレータ回路104の出力クロック信号を選択して出力し、カウンタ110に供給する。なお、セレクタ107を省略し、位相インタポレータ回路104の出力クロック信号をカウンタ110に供給する構成としてもよい。セレクタ108は、選択信号Sel1に基づき、クロックアンドデータリカバリ回路のサンプル回路105からの受信シリアルデータ、又は、FIFO115に一時的に蓄積された受信シリアルデータを選択して出力する。
【0008】
シリアル化回路として、10ビット送信パラレルデータTXDAT[9:0]をシリアルデータに変換するパラレルシリアル変換回路114と、セレクタ119と、セレクタ119からの出力(偶、奇ビット)を入力して、2:1に多重するマルチプレクサ113と、信号の変化点で振幅をプリエンファシスするプリエンファシス回路112と、送信信号を差動出力する差動バッファ111を備えている。セレクタ119は、選択信号(割り込みイネーブル信号)Sel2に基づき、パラレルシリアル変換回路114から出力される送信シリアルデータ(例えば偶奇の2ビットデータ)と、セレクタ108からの受信シリアルデータ(偶奇の2ビットデータ)の一方を選択する。例えばパススルー時には、セレクタ108からの受信シリアルデータを選択し、マージ動作時(選択信号Sel2が割り込みイネーブルを示す時)には、パラレルシリアル変換回路114の出力を選択して出力する。なお、マージ動作とは、受信データのフレームと送信データのフレームをマージしてシリアル出力することをいう。
【0009】
図6の構成は、受信シリアルデータを、シリアルデータのままFIFO115に書き込み読み出しを行うことで、受信クロック(位相インタポレータ104の出力)から、内部クロック(PLL回路102の出力を分周回路103で分周したクロック)に、クロック載せ換えを行い、シリアルパラレル変換回路109でパラレルデータに変換している。
【0010】
これに対して、図7に示す構成においては、クロックアンドデータリカバリ回路のサンプル回路105から出力されるシリアルデータ信号(2ビットデータ)をシリアルパラレル変換回路109に入力して、シリアルパラレル変換し、10ビット受信パラレルデータRXDAT[9:0]を得るとともに、シリアルパラレル変換回路109からの10ビットパラレルデータをFIFO115のレジスタ118’に書き込み、レジスタ118’から読み出されたパラレルデータを、セレクタ120に入力する構成とされている。かかる構成において、セレクタ120は、10ビットの送信パラレルデータTXDAT[9:0]と、FIFO115のレジスタ118’より読み出された10ビットパラレルデータを入力し、選択信号(割り込みイネーブル信号)Sel2に基づき、パススルー時には、レジスタ118から出力を選択して出力し、割り込みイネーブル時には、送信パラレルデータTXDAT[9:0]を選択して出力する。セレクタ120からのパラレル出力は、パラレルシリアル変換回路114に入力されて、シリアルデータ(10:2のパラレルシリアル変換(例えばパラレル10ビットを、それぞれ偶、奇ビットのそれぞれについて各5ビットの2本のシリアルデータに変換))に変換され、パラレルシリアル変換回路114からのシリアルデータはマルチプレクサ113に入力され、1本の信号に多重化されて出力される。なお、図7の構成は、シリアルパラレル変換回路109の出力である10ビットパラレルデータをFIFO115に書き込んでいるため、書き込みアドレスを生成するカウンタ117には、受信データに同期したクロック信号をカウンタ110Bで10分周した信号がカウントクロックとして供給され、読み出しアドレスを生成するカウンタ116には、受信データに同期したクロック信号をカウンタ110Aで10分周した信号がカウントクロックとして供給される。
【0011】
なお、シリアルデータをnビットのパラレルデータに変換するシリアルパラレル変換回路として、特許文献2には、nビットのフリップフロップを有し、シリアルデータ信号を入力とするFIFO装置と、FIFO装置の出力をバッファするフリップフロップを備え、機能を損なうことなく使用回路素子を削減するようにした構成が開示されている。
【0012】
【特許文献1】特開2002−190724号公報
【特許文献2】特開2005−33681号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
図6及び図7等を参照して説明したインタフェース回路においては、デシリアル化回路において、受信シリアルデータをパラレルデータに変換するシリアルパラレル変換回路を備え、シリアル化回路において、パラレルデータをシリアル伝送するためのパラレルシリアル変換回路を備え、パススルー用のデータを一時的に蓄積するFIFOを備えており、面積の増大、消費電力の増大を生じる、という課題がある。
【0014】
また、図6に示したように、セレクタ119により、パラレルシリアル変換回路114の出力(送信フレーム)とFIFO115の出力(受信フレーム)の切り替えを行う場合、タイミング調整が難しくなる、という課題もある。
【課題を解決するための手段】
【0015】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【0016】
本発明の第1のアスペクトに係る変換回路は、シリアルデータを受けてパラレルデータに変換して出力するレジスタと、前記レジスタのパラレル出力を受け、制御信号にしたがって1つを選択するセレクタと、前記レジスタにデータがシリアルに入力された順に対応して前記セレクタからシリアルにデータが出力されるように、前記セレクタへ制御信号を生成する手段と、を備えている。
【0017】
本発明において、前記レジスタからパラレル出力が取り出され、シリアルパラレル変換機能をなす。
【0018】
本発明において、前記セレクタからのシリアルデータは、前記レジスタにデータがシリアルに入力された順に出力され、FIFO機能とパラレルシリアル変換機能をなす。
【0019】
本発明において、前記レジスタにデータを取り込む制御信号を生成する第1のカウンタ回路を備え、前記第1のカウンタ回路は第1のクロック信号で駆動され、前記セレクタへ制御信号を生成する回路を構成する第2のカウンタを備え、前記第2のカウンタは第2のクロック信号で駆動され、前記セレクタからのシリアルデータは、前記第1のクロック信号から前記第2のクロック信号へクロックの載せ換えが行われる。
【0020】
本発明において、前記セレクタには、さらに、第2のパラレルデータが入力され、選択信号が前記第2のパラレルデータを選択したとき、前記第2のパラレルデータがシリアルに出力される。
【0021】
本発明において、前記セレクタは、前記複数のデータをなす複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第1のカウンタからの多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第1の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第2の値のときオフする、並置された複数のスイッチを備えている。
【0022】
本発明に係るインタフェース回路は、前記セレクタの出力を受けてプリエンファシス(デエンファシス)して出力する、プリエンファシス回路を備える。
【0023】
本発明に係るインタフェース回路は、受信データを入力する入力バッファと、入力バッファからの受信データと内部クロック信号を受け、クロック及びデータを復元するクロックアンドデータリカバリ回路と、を備え、前記第2のクロック信号は前記クロックアンドデータリカバリ回路より供給され、前記第1のクロック信号は前記内部クロック信号よりなる。
【発明の効果】
【0024】
本発明によれば、シリアルパラレル変換回路とパラレルシリアル変換回路とFIFO機能を一体化することで回路規模を縮減し、消費電力、高速化にも貢献する。
【発明を実施するための最良の形態】
【0025】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。まず本発明の構成、動作原理について説明する。
【0026】
図1は、本発明の構成原理を説明するための図である。なお、以下では、単に、説明の容易化のため、1:4変換(シリアルデータ4ビットをパラレルの4ビットデータに変換)について説明するが、本発明はかかる構成に限定されるものでなく、任意のビットの変換に適用できることは勿論である。シリアルデータ11を入力するレジスタ1は、カウンタ3からの制御信号13に基づき、順番に、シリアルデータ11をサンプルし、4本のデータ信号15として出力する。カウンタ3からの制御信号13は、互いに位相が、クロック信号CLK1の1クロックサイクルずつシフトしている4分周4相クロックよりなる。カウンタ3に供給されるクロック信号CLK1を4分周したサイクル毎に、4ビットパラレルデータ16が取り出される。
【0027】
レジスタ1から出力されるパラレルの4本のデータ信号15は、セレクタ2に入力され、セレクタ2からは、カウンタ4からの制御信号14にしたがって、順番に、時分割にデータが選択出力され、シリアルデータ12として出力される。カウンタ4からの制御信号14は4分周4相クロックよりなる。クロック信号CLK2の1サイクルをtCLK2とすると、制御信号14を構成する第1乃至第4相のクロックは、互いに位相がtCLK2ずれHIGHレベル期間がtCLK2とされる。セレクタ2では、カウンタ4から供給される制御信号14を構成する第1乃至第4相のクロックにより、例えば第1乃至第4相のクロックがそれぞれHIGHレベルの間、4本のデータ信号15の対応するデータ信号を選択出力する。これにより、レジスタ1にシリアルデータ11が入力された順に、セレクタ2から、シリアルデータ12が出力され、FIFO機能が実現される。FIFOでは、FIFO書き込みクロックCLK1からFIFO読み出しクロックCLK2へのクロック載せ変えが行われる。なお、LIFO(Last In First Out)へ応用できることは勿論である。
【0028】
図2は、図1に示した本発明の一実施形態の動作原理を模式的に示すタイミング図である。シリアルデータ入力11(0、1、2、3)がレジスタ1に、この順に、サンプルされ、レジスタ1からは、4ビットのデータ信号15が出力される。レジスタの4ビットのデータ信号15は、セレクタ2に供給される。なお、レジスタ1からの4ビットのデータ信号15を、カウンタ3から出力される4相クロックのうちの第4相クロック(シリアルデータ入力11の「3」のタイミングの4分周クロック)でラッチすることで、パラレル出力データ16が得られる。セレクタ2からは、カウンタ4からの制御信号(4分周4相クロック)14〜14のHIGHレベル期間に対応して、シリアルデータ出力12(0、1、2、3)が順次出力される。
【0029】
図3は、図1のセレクタ2の構成の一例を示す図である。セレクタ2は、レジスタ1からの4ビットのデータ信号15(15〜15)をそれぞれ受け、出力が共通に接続され、カウンタ4からの制御信号14(14〜14)でそれぞれオン・オフ制御されるスイッチ20〜20を備えている。
【0030】
図4に、図3のスイッチ20〜20の構成の2つの例を示しておく。図4(A)は、電源とGND間に直列に接続されたPMOSトランジスタPM1とNMOSトランジスタNM1を備え、データ信号とクロック信号CLKとを入力する否定論理積回路NAND1と、データ信号とクロック信号CLKの反転信号(インバータINV1の出力)を入力する否定論理和回路NOR1と、を備え、NAND1、NOR1の出力はPMOSトランジスタPM1、NMOSトランジスタNM1のゲートにそれぞれ入力される。クロック信号CLKがHIGHレベルのとき、データがHIGHレベルの場合、NAND1の出力はLOWレベル、NOR1の出力はLOWレベルとなり、PMOSトランジスタPM1がオンし、NMOSトランジスタNM1はオフし、出力はHIGHレベルとなり、データがLOWレベルの場合、NAND1の出力はHIGHレベル、NOR1の出力はHIGHレベルとなり、PMOSトランジスタPM1がオフし、NMOSトランジスタNM1がオンし、出力はLOWレベルとなる。あるいは、図4(B)に示すように、クロックCLK信号とその反転信号でオン・オフが制御されるNMOSトランジスタNM2、PMOSトランジスタPM2と、データをインバータINV2で反転した信号をゲートに入力とするPMOSトランジスタPM1、NMOSトランジスタNM1を電源、GND間に、PM2、PM1、NM1、NM2の順に直列に接続したクロックドインバータで構成してもよい。なお、図3のスイッチ20〜20は、図4に示した構成以外にも、任意の3ステート正転バッファで構成してもよい。
【0031】
本発明によれば、シリアルパラレル変換回路とパラレルシリアル変換回路とFIFO機能を一体化することで回路規模を縮減し、消費電力、高速化にも貢献する。以下、本発明を、シリアル化/デシリアル化回路を備えたインタフェース(SerDes)回路に適用した実施例に即して説明する。
【実施例】
【0032】
図5は、本発明の一実施例の構成を示す図である。図5において、レジスタ120、セレクタ121、カウンタ122、カウンタ123は、図1のレジスタ1、セレクタ2、カウンタ3、カウンタ4にそれぞれ対応している。図5において、PLL102、分周回路103、位相インタポレータ104、サンプル回路105、CDR制御回路106、出力バッファ111、プリエンファシス回路112、マルチプレクサ113は、図6及び図7を参照して説明したものと同一であるため、説明は省略する。
【0033】
クロックアンドデータリカバリ回路のサンプル回路105からの2本のシリアルデータの各々は、レジスタ120に入力され、カウンタ122からのクロック信号(特に制限されないが、例えば10分周10相クロックの偶位相の5相のクロックと、奇位相の5相のクロック)に基づきサンプルされ、それぞれ5ビットパラレルデータに変換され、10ビットパラレルデータRXDAT[9:0]が出力される。
【0034】
レジスタ120からの10ビットデータは、セレクタ121に入力され、パススルー時、選択信号SEL2の制御により選択され、セレクタ121からは、カウンタ123の出力(特に制限されないが、例えば10分周10相クロックの偶位相の5相のクロックと、奇位相の5相のクロック)により、それぞれ選択され、例えば2本のシリアルデータ(偶ビット、奇ビット)として出力される。セレクタ121からの2本のシリアルデータはマルチプレクサ113に入力され、1本の信号に多重化され、プリエンファシス回路112に供給される。
【0035】
なお、マージ動作時(割り込みイネーブル時)、セレクタ121は、選択信号SEL2の制御により、10ビット送信パラレルデータTXDAT[9:0]を選択する。この場合、セレクタ121は、カウンタ123の出力(特に制限されないが、10分周10相クロックのうち偶位相の5相のクロックと、奇位相の5相のクロック)により、10ビット送信パラレルデータTXDAT[9:0]の偶ビット、奇ビットのそれぞれについてシリアルデータを出力し、2本のシリアルデータを出力する。すなわち、TXDAT[9:0]に対して10:2のパラレルシリアル変換を行う。
【0036】
パススルー時、クロックアンドデータリカバリ回路からのシリアルデータがレジスタ120に入力された順に、セレクタ121にてシリアルデータを出力することで、レジスタ120とともに、FIFO機能を実現している。なお、セレクタ107にて選択信号Sel1に基づき、FIFOの読み出しクロックとして、分周回路103の出力(PLL回路102の出力クロックを分周したクロック)を選択すると、クロックの載せ替えが行われる。なお、図5に示したインタフェース回路は、DIMM(Dual Inline Memory Module)等のモジュールのモジュール間の高速シリアル・インタフェースに適用して好適とされる。
【0037】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0038】
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の一実施形態の動作を説明するタイミング図である。
【図3】図1のセレクタの構成を示す図である。
【図4】(A)、(B)は図3のスイッチの構成を示す図である。
【図5】本発明の一実施例のインタフェース回路の構成を示す図である。
【図6】従来のインタフェース回路の構成を示す図である。
【図7】従来のインタフェース回路の構成を示す図である。
【符号の説明】
【0039】
1 レジスタ
2 セレクタ
3 カウンタ
4 カウンタ
11 シリアルデータ入力
12 シリアルデータ出力
13 制御信号(4分周4相クロック)
14 制御信号(4分周4相クロック)
15 データ信号
16 パラレルデータ
101 入力バッファ(差動入力バッファ)
102 PLL回路
103 分周回路
104 位相インタポレータ
105 サンプル回路
106 CDR制御回路
107 セレクタ
108 セレクタ
109 シリアルパラレル変換回路
110、110A、110B カウンタ
111 出力バッファ(差動出力バッファ)
112 プリエンファシス回路
113 マルチプレクサ
114 パラレルシリアル変換回路
115 FIFO
116 カウンタ
117 カウンタ
118、118’ レジスタ
119 セレクタ
120 レジスタ
121 セレクタ
122、123 カウンタ




 

 


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