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半導体装置およびその製造方法 - NECエレクトロニクス株式会社
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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−36104(P2007−36104A)
公開日 平成19年2月8日(2007.2.8)
出願番号 特願2005−220652(P2005−220652)
出願日 平成17年7月29日(2005.7.29)
代理人 【識別番号】100124914
【弁理士】
【氏名又は名称】徳丸 達雄
発明者 松井 聡
要約 課題
第1のLSIチップと配線チップと第2のLSIチップを積層して樹脂封止した半導体装置において、LSIチップの信頼性を高める。

解決手段
配線チップ3と、第1の貫通電極5を有し配線チップ3の裏面に搭載された第1のLSIチップ2と、配線チップ3の表面にフリップチップ接続された第2のLSIチップとを備え、全体が一体的に樹脂封止されている。第1のLSIチップ2と第2のLSIチップ4は、配線チップ3に施された配線15を介して通信が行われる。第1のLSIチップ2と配線チップ3とは四辺が概ね揃うように積層される。第2のLSIチップ4は配線チップ3よりも四辺の寸法が小さく、配線チップ3の四辺よりも内側の領域に搭載されている。
特許請求の範囲
【請求項1】
配線が施された配線チップと、第1の貫通電極を有し前記配線チップの裏面に搭載された第1のLSIチップと、前記配線チップの表面にフリップチップ接続で搭載された第2のLSIチップと、を備え、
前記第1および第2のLSIチップは前記配線チップに施された前記配線を介して通信が行われ、
前記第1のLSIチップと前記配線チップとは四辺が概ね揃うように積層され、
前記第2のLSIチップは前記配線チップよりも四辺の寸法が小さく、前記配線チップの四辺よりも内側の領域に搭載されており、
前記第1のLSIチップおよび前記配線チップの側面と、第2のLSIチップの前記配線チップ側とは反対側の面とが一体的に樹脂封止されていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記配線チップは第2の貫通電極を有し、前記第1のLSIチップの前記第1の貫通電極とフリップチップ接続されていることを特徴とする半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
外部端子を有する外部基板上に、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップがこの順に積層され、前記複数の外部端子と前記第1の貫通電極とが電気的に接続され、外部基板、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップが一体的に樹脂封止されていることを特徴とする半導体装置。
【請求項4】
請求項1乃至3のいずれかに記載の半導体装置において、
前記第1のLSIチップはメモリLSIチップであり、前記第2のLSIチップはロジックLSIチップであることを特徴とする半導体装置。
【請求項5】
請求項1乃至4のいずれかに記載の半導体装置において、
前記第1のLSIチップと同一形状の他の第1のLSIチップをさらに1つ以上有し、複数の前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップがこの順に積層されるとともに、前記複数の第1のLSIチップ同士は、上下に重なる位置の前記複数の第1の貫通電極同士が電気的に接続されていることを特徴とする半導体装置。
【請求項6】
請求項2乃至5に記載の半導体装置において、
前記第1および第2の貫通電極は、前記第1のLSIチップおよび前記配線チップの中央領域と周辺領域とに集中的に配置されていることを特徴とする半導体装置。
【請求項7】
配線が施された配線チップを準備する工程と、
第1の貫通電極を有する第1のLSIチップを準備する工程と、
前記配線チップよりも四辺の寸法が小さい第2のLSIチップを準備する工程と、を備え、
前記第1のLSIチップの上に前記配線チップを四辺が概ね揃うように積層し、
前記配線チップの四辺よりも内側の領域に前記第2のLSIチップを積層した後、
前記第1のLSIチップおよび前記配線チップの側面と、第2のLSIチップの前記配線チップ側とは反対側の面とを一体的に樹脂封止することを特徴とする半導体装置の製造方法。
【請求項8】
請求項7に記載の半導体装置の製造方法において、
外部端子を有する外部基板を準備する工程をさらに有し、
前記外部基板の上に、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップをこの順に積層した後、前記外部基板、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップを一体的に樹脂封止することを特徴とする半導体装置の製造方法。
【請求項9】
請求項7または8に記載の半導体装置の製造方法において、
前記第1のLSIチップが複数形成された第1の半導体ウエハを準備する工程と、
前記配線チップが複数形成された配線ウエハを準備する工程と、
前記第2のLSIチップを準備する工程と、を有し、
前記第1の半導体ウエハ上に前記配線ウエハを積層して前記第1の貫通電極と前記配線とを電気的に接続し、
前記配線ウエハ上に前記第2のLSIチップを積層して前記配線と前記第2のLSIチップを電気的に接続し、
その後、前記第1の半導体ウエハおよび前記配線ウエハを一括分割して、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップがこの順に積層された状態とし、
その後前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップを樹脂封止することを特徴とする半導体装置の製造方法。
【請求項10】
請求項9に記載の半導体装置の製造方法において、
前記第1の半導体ウエハを複数準備し、
一の前記第1の半導体ウエハ上に他の前記第1の半導体ウエハを積層し、上下に重なる位置の前記第1の貫通電極同士を電気的に接続する工程を繰り返すことによって、前記複数の第1の半導体ウエハを積層する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項11】
請求項9または10に記載の半導体装置の製造方法において、
前記配線ウエハを準備する工程は、第2の貫通電極を形成する工程をさらに有し、
前記第1の貫通電極と前記配線との電気的接続が、前記第1の貫通電極と前記第2の貫通電極とをフリップチップ接続することによりなされることを特徴とする半導体装置の製造方法。

発明の詳細な説明
【技術分野】
【0001】
本発明は、複数のLSIチップと、少なくとも1つの配線チップとを上下に積層し、樹脂封止してなる半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、携帯電話機、DSC(デジタルスチールカメラ)、DVC(デジタルビデオカメラ)、DVD(デジタルビデオディスク)、DTV(デスクトップビデオ)、MCU(マルチコントロールユニット)及びこれらの複合機等の普及が進み、さらに、次世代機器の開発機運が高まると、システムの小型化、高集積化、高性能化(高速アクセス化、データ処理能力の向上化)を求めて、ロジックLSIチップとメモリLSIチップとを積層した3次元半導体装置への期待が高まると予想される。
【0003】
LSI加工技術の進展に伴い、内部配線のデザインルールは、サブミクロンの微細領域に達している。しかし、同一チップにロジックLSIとメモリLSIとを混載するシステムLSIは、製造プロセスの複雑さ、歩留まりの低さなどの理由で、32Mビット乃至64Mビットの小中規模容量のメモリLSIまでしかコストメリットが無いと言われている。
【0004】
また、特定用途向けのシステムLSI(ASIC (Application Specific Integrated Circuit))に混載するメモリの大容量化(例えば128Mビット256ビット化)が進めば、設計に多大の時間を要する上、メモリの歩留まりが絡み合うため、システムLSIの製造コストが、ロジックLSIとメモリLSIとを個別に製造する場合に較べて、はるかに上回ってくる、すなわち、コストの逆転現象が生じる、と予測されている。
【0005】
さらに、ASICの用途によって、メモリの必要ビット数は小容量から大容量までさまざまな要求がある。また、ロジックLSIは同一で、メモリ構成が異なるシステムLSIが要求される場合もある。ロジックLSIとメモリLSIとを別々に設計製造し、チップを積層する3次元半導体装置は、設計自由度やコスト、短TAT(Turn Around Time)の点で優れている。
【0006】
3次元半導体装置の一例として、特許文献1には、セラミックまたはプラスチックの包囲体からなるパッケージに4個のメモリチップを積層したメモリ積層体が搭載され、その上にメモリ積層体とホストシステムとのシグナルを翻訳するVICチップを積層したICチップ積層体が開示されている。
【0007】
図18は、特許文献1の構造を説明した断面図である。パッケージ下部容器29に、1KビットのSRAMチップ30が4個積層され、その上にセラミックキャップ層31が積層され、その上にVICチップ32が積層されている。VICチップ32は、1KビットSRAM4個を4KビットSRAM1個に、仮想的に構成変換する機能を有している。SRAMチップ30とセラミックキャップ層31との間は、バスストリップ33により電気的に接続されている。セラミックキャップ層31とVICチップ32との間、およびセラミックキャップ層31とパッケージ下部容器29との間は、ボンディングワイヤー34により電気的に接続されている。
【0008】
特許文献2には、インターポーザー基板上にIOチップを介して8個のDRAMチップが積層され、その上にメモリ容量等を書き込んだROMであるSPDチップを積層したメモリモジュールが開示されている。
【0009】
図19は、特許文献2の構造を説明した断面図である。インターポーザー基板35に、IOチップ36が搭載され、その上に8個のDRAMチップ37が積層され、その上にSPDチップ38が積層されている。SPDチップ38には、システムブート時に制御条件を自動設定するための情報(モジュールのメモリ容量、バンク構成等)が書き込まれている。おり、システムブート時に制御条件を自動設定するための機能を備えている。8個のDRAMチップ37とSPDチップ38との間は、貫通電極39により電気的に接続され、データ信号を送受信している。データ信号とシステムデータバスとの送受信は、IOチップ36およびインターポーザー基板35を介して行われる。
【0010】
しかし、特許文献1のように、VICチップ32とSRAMチップ30との間の電気的接続にワイヤーボンディングを用いると、チップサイズやモジュールサイズが大きくなってしまい、ボンディングコストもかかるという問題がある。特許文献2ではSPDチップ38とDRAMチップ37との貫通電極同士を重ねることにより電気的に接続しているが、貫通電極39の位置を整合しなければならず、設計上の制限となるデメリットがある。
【0011】
これに対し、出願人は、ロジックチップとメモリチップとをスペーサーチップを用いて接続する3次元半導体装置を発明し、特許出願した(特許文献3。以下、「先願」という)。図20は、先願の3次元半導体装置の断面図である。パッケージ基板40の上に、ロジックチップ41が搭載され、その上にスペーサーチップ42を介して、例えば4個のメモリチップ43が積層して搭載されている。ロジックチップ41とメモリチップ43とは、別々に設計、製造される。相互の端子配置を考慮していないため、上下に積層したとき、これらの接続端子の位置は一致していない。
【0012】
各々のメモリチップ43には、端子の位置に表面から裏面に貫通する複数の第1の貫通電極44が同じ配列で形成されている。上下のメモリチップ43同士は、上下に重なる第1の貫通電極44の各表面に形成されたバンプを介してフリップチップ接続されている。
【0013】
スペーサーチップ42は、ロジックチップ41の接続端子とメモリチップ43の接続端子との端子位置に対応して電気的に接続するための機能を有する。スペーサーチップ42には、メモリチップ43の第1の貫通電極44にバンプを介してフリップチップ接続される第2の貫通電極45が形成されている。また、スペーサーチップ42には、ロジックチップ41の接続端子にバンプを介してフリップチップ接続される配線端子46が形成されており、第2の貫通電極45と配線端子46との間は配線47により電気的に接続されている。
【0014】
この先願に開示された発明によれば、ロジックチップ41とメモリチップ43間の端子配置の設計、製造の自由度を大きく向上できる。また、ロジックチップ41、スペーサーチップ42、メモリチップ43間の電気的接続を、ワイヤーボンディングではなくフリップチップ接続にて行うことができるため、チップサイズやモジュールサイズが小さくでき、ボンディングコストが削減できる効果もある。
【特許文献1】特表平9−504654号公報
【特許文献2】特開2004−327474号公報
【特許文献3】特願2004−22310号
【発明の開示】
【発明が解決しようとする課題】
【0015】
積層したチップからなるモジュールは、モジュールの外的環境からの保護や内部接続の固定化のために、パッケージ工程で樹脂封止される。このとき、樹脂の硬化に伴って樹脂の堆積が20〜30%程度収縮する(硬化収縮)。このとき、内部のチップにも硬化収縮にともなって応力がかかる。特許文献3の3次元半導体装置では、パッケージ基板40とメモリチップ43との間に、小さいロジックチップ41とスペーサーチップ42が搭載されているため、全体を樹脂封止すると樹脂だまりが生じ、応力集中が生じる易い。
【課題を解決するための手段】
【0016】
本発明の半導体装置は、配線が施された配線チップと、第1の貫通電極を有し前記配線チップの裏面に搭載された第1のLSIチップと、前記配線チップの表面にフリップチップ接続で搭載された第2のLSIチップと、を備え、前記第1および第2のLSIチップは前記配線チップに施された前記配線を介して通信が行われ、前記第1のLSIチップと前記配線チップとは四辺が概ね揃うように積層され、前記第2のLSIチップは前記配線チップよりも四辺の寸法が小さく、前記配線チップの四辺よりも内側の領域に搭載されており、前記第1のLSIチップおよび前記配線チップの側面と、第2のLSIチップの前記配線チップ側とは反対側の面とが一体的に樹脂封止されていることを特徴とする。
【0017】
本発明の半導体装置の製造方法は、配線が施された配線チップを準備する工程と、第1の貫通電極を有する第1のLSIチップを準備する工程と、前記配線チップよりも四辺の寸法が小さい第2のLSIチップを準備する工程と、を備え、前記第1のLSIチップの上に前記配線チップを四辺が概ね揃うように積層し、前記配線チップの四辺よりも内側の領域に前記第2のLSIチップを積層した後、前記第1のLSIチップおよび前記配線チップの側面と、第2のLSIチップの前記配線チップ側とは反対側の面とを一体的に樹脂封止することを特徴とする。
【0018】
また、本発明の他の半導体装置の製造方法は、上述の半導体装置の製造方法において、さらに、前記第1のLSIチップが複数形成された第1の半導体ウエハを準備する工程と、前記配線チップが複数形成された配線ウエハを準備する工程と、前記第2のLSIチップを準備する工程と、を有し、前記第1の半導体ウエハ上に前記配線ウエハを積層して前記第1の貫通電極と前記配線とを電気的に接続し、前記配線ウエハ上に前記第2のLSIチップを積層して前記配線と前記第2のLSIチップを電気的に接続し、その後、前記第1の半導体ウエハおよび前記配線ウエハを一括分割して、前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップがこの順に積層された状態とし、その後前記第1のLSIチップ、前記配線チップおよび前記第2のLSIチップを樹脂封止することを特徴とする。
【発明の効果】
【0019】
本発明によれば、第1のLSIチップ上に、この四辺と略等しい四辺寸法の配線チップを四辺が概ね揃うように積層し、その上に配線チップよりも四辺の寸法の小さい第2のLSIチップを配線チップからはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップにて受け、応力を分散することができる。第1のLSIチップは、例えばメモリLSIチップである。第2のLSIチップは、例えばロジックLSIチップである。配線チップはLSIチップと異なり、応力を受けても素子特性劣化や膜剥がれ等を生じ難いので、配線チップにて最大応力を受けても不具合は生じない。ここで、配線チップがその下の第1のLSIチップよりも四辺の寸法が大きいと、配線チップが庇状に張り出すため、同じ四辺の寸法として四辺が概ね揃うように積層したときよりも大きな応力がかかってしまう。逆に配線チップが第1のLSIチップよりも四辺の寸法が小さく、第1のLSIチップの四辺が露出した状態で樹脂封止すると、最大応力が第1のLSIチップの方にかかってしまうため、素子特性の劣化や層間膜剥がれなどにより動作不良を生じる恐れが生じる。
【0020】
本発明の半導体装置にかかる樹脂の硬化収縮にともなう応力のメカニズムについて図21を用いて説明する。外部基板1の上に、四辺寸法が略等しい複数の第1のLSIチップ2と配線チップ3とを積層し、その上に、四辺寸法の小さい第2のLSIチップ4を配線チップ3の四辺からはみ出さないように積層してモールド樹脂10で樹脂封止した状態の応力分布を表している。樹脂の硬化収縮にともなう応力を黒矢印で示し、内部残留応力としてチップにかかる応力を白抜き矢印で示した。矢印の方向は応力のかかる方向を示し、矢印の長さは応力の大きさを表している。
【0021】
外部基板1付近ではモールド樹脂10が外部基板1に固着されるために、モールド樹脂10が硬化しても収縮長さが横方向も縦方向も小さくなるため、応力は横方向(右向きの黒矢印)も縦方向(下向きの黒矢印)も小さい。しかし、外部基板1から離れるほど、収縮長さは横方向も縦方向も大きくなるため、応力は横方向も縦方向も大きくなる。最も大きな応力がかかるのはモールド樹脂10の上角部付近となる。内部残留応力としてチップにかかる応力(白抜き矢印)も、硬化収縮に伴う応力に応じてモールド樹脂10の上角部付近で最も大きくなる。よって、配線チップ3に最大応力がかかる。なお、矢印の方向は応力のかかる方向であり、矢印の長さは応力の大きさを表す。
【0022】
ここで、LSIチップにかかる応力が大きければ、LSIチップの反りや層間膜に働くせん断応力のため、素子特性の劣化・信頼性低下や、層間膜剥がれなどが起こり、LSIチップの動作不良を起こす割合が高い。そのため、最大応力がかかる位置にメモリLSIチップやロジックLSIチップを配置すると、端部での動作不良率が上昇し、全体の故障率が高くなり信頼性を悪化させる。従って、本発明は、最大応力がかかる位置に、LSIチップではなく配線チップを配置している。配線チップはLSIチップとは配線ルールや膜構造が異なるため、反りやせん断応力を受けても断線や膜剥がれなどの不良を起こす恐れはほとんどない。
【0023】
第1のLSIチップ2は、配線チップ3の直下に四辺が概ね揃うように配置されているので、受ける応力は配線チップ3よりも小さくなる。第1のLSIチップ2が配線チップ3の四辺よりもはみ出している場合、四辺が概ね揃うように配置されている場合よりも、第1のLSIチップ2の角部にかかる応力が大きくなってしまう。逆に、第1のLSIチップ2が配線チップ3の四辺よりも内側に配置されている場合、配線チップ3の四辺の直下にモールド樹脂10が入り込む構造となる。この場合、四辺が概ね揃うように配置されている場合よりも、配線チップ3にかかる応力が大きくなってしまい、断線や膜剥がれなどの恐れが高くなってしまう。よって、配線チップ3と第1のLSIチップ2とは、四辺が概ね揃うように配置したとき、個々のチップにかかる応力を最小にすることができる。
【0024】
第2のLSIチップ4は配線チップ3よりも四辺の寸法が小さく、配線チップ3の四辺よりも内側の位置に積層されているため、縦方向の応力(下向きの黒矢印)は受けるが、横方向の応力(右向きの黒矢印)は配線チップ3により概ね吸収されるため、第2のLSIチップ4にかかる応力は配線チップ3よりも小さくなる。
【0025】
また、本発明の製造方法によれば、第1のLSIチップ2が複数形成された第1の半導体ウエハ21と、配線チップ3が複数形成された配線ウエハ23とを積層して一括分割することによって、第1のLSIチップ2と配線チップ3とが積層された構造を作ることができる。つまり、第1のLSIチップ2と配線チップ3とを積層する工程をウエハ単位で行い、一括分割することによって、積層工程数を大幅に削減できる。しかも、一括分割しているので、チップの積層の都度、四辺を精度良く揃えるための制御が不要となる。第1のLSIチップ2を複数積層する場合は、同一の第1の半導体ウエハ21を複数用意しておき、それを積層すれば良い。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施例について図面を用いて説明する。なお、すべての図面において、同様な構成要素には、同様の符号を付し、適宜説明を省略する。
【実施例1】
【0027】
図1は、本発明の実施例1における半導体装置100の構成を示す断面図である。外部基板1の上に、例えば4個の第1のLSIチップ2が積層され、その上に配線チップ3が積層され、その上に第2のLSIチップ4が積層されている。第1のLSIチップ2は、例えば256MビットDRAMや64MビットSRAMなどのメモリLSIチップであり、その個数は必要に応じて変更できる。第2のLSIチップ4は、例えばMPU(Micro Processor Unit)やASICやメモリLSIのコントロール機能などを備えた周辺回路等を備えたロジックLSIチップである。第1のLSIチップ2と配線チップ3は、四辺の寸法がほぼ等しく、四辺がほぼ揃うように積層されている。第2のLSIチップ4は配線チップ3よりも四辺の寸法が小さく、配線チップ3の四辺よりも内側に配置されている。第1のLSIチップ2、配線チップ3および第2のLSIチップ4は、外部基板1の上面に固着されるように、モールド樹脂10により樹脂封止されている。外部基板1の下面には、図示しないマザーボード等の外部装置と接続するため、金(Au)や銅(Cu)、あるいは、銀/錫(Ag/Sn)合金等の半田からなる金属を用いたボールバンプ等の複数の外部端子11が形成されている。外部基板1は、ガラスエポキシ基板、セラミック基板、又はエポキシ系、ポリイミド系又はポリアミド系の絶縁テープ又はプラスチック基板等に、銅(Cu)等により配線層が形成されたものを用いることができる。
【0028】
3次元積層マルチチップモジュールの形で半導体装置を高密度化・高集積化する場合、マルチチップを積層したコアになる部分は、同一チップサイズで積層すると各層の接合強度が一定となり、かつ同一接合プロセスの繰り返しで接合できるので、接合信頼性、製造容易性の観点からも望ましい。特に、メモリモジュールでは同チップサイズの同一メモリセルを備えたメモリLSIチップを積層することが、記憶容量の大容量化方法として適切であり、設計面からも容易である。
【0029】
また、第1のLSIチップ2と第2のLSIチップ4とは、異なる設計ルール、製造プロセスで作ることができる。それらを相互に電気的に接続するための接続端子の配置も独立に設計できるため、設計が容易であり、チップサイズも最小にできる。第1のLSIチップ2と第2のLSIチップ4との接続端子同士のピッチ変換と電気的接続は、それらの間に配線チップ3を介在させて行う。この配線チップ3は、インターポーザーとも呼ばれる。インターポーザーの材質としては、コアになる第1のLSIチップ2との熱膨張係数の差が小さく、製造プロセスに互換性があることより、シリコン基板を用いるのが好ましい。
【0030】
各々の第1のLSIチップ2には、トランジスタや絶縁膜や配線等が形成されたLSI形成領域7と、第1のLSIチップ2の表面から裏面に貫通する第1の貫通電極5が複数形成されている。上下に積層された第1のLSIチップ2の各々の第1の貫通電極5は、上下に重なるように配置されており、それぞれバンプ9を介して電気的に接続されている。バンプ9には、金(Au)や銅(Cu)、あるいはニッケル(Ni)等の金属や銀/錫(Ag/Sn)合金等の半田を用いることができ、直径10μm乃至30μm、厚み10μm程度の大きさで形成されるが、これに限られない。配線チップ3には、配線や絶縁膜が形成された配線形成領域8と、配線チップ3の表面から裏面に貫通する第2の貫通電極6が複数形成されている。第1のLSIチップ2の第1の貫通電極5と配線チップ3の第2の貫通電極6は、それぞれバンプ9を介してフリップチップ接続されている。最下層の第1のLSIチップ2は、外部基板1の上面に対して、バンプ9を介してフリップチップ接続されている。
【0031】
図2は、メモリLSIを用いた第1のLSIチップ2の上面図である。例えば、面積5mm乃至10mm角、厚さ30μm乃至100μmのシリコン基板からなる第1のLSIチップ2上にメモリコア12が形成されている。メモリコア12の周辺に、例えば直径10μm乃至20μmの第1の貫通電極5が複数配置されている。ここではメモリコア12が2つの領域に分割されているが、分割数や配置は適宜変更できる。また、複数の第1の貫通電極5の直径、数または配置も、適宜変更できる。さらに、チップの面積や厚さも適宜変更できる。
【0032】
図3は、ロジックLSIが形成された第2のLSIチップ4の上面図である。例えば、面積2mm乃至7mm角、厚さ30μm乃至100μmのシリコン基板からなる第2のLSIチップ4上に、図示しないロジックLSIと複数の接続端子13が形成されている。各々の接続端子13は、後述する配線チップ3に形成された複数の配線端子14の各々にフリップチップ接続される。第2のLSIチップ4の各辺の長さは、配線チップ3の各辺の長さに対して70%程度以下の大きさを想定している。第2のLSIチップ4の各辺の長さが、配線チップ3に対して90%以上となると、第2のLSIチップ4にかかる応力が増し、素子特性の劣化が生じやすくなる可能性が出てくる。
【0033】
図4は、配線チップ3を上面から見た透過イメージ図である。第1のLSIチップ2と四辺および厚さの寸法がほぼ等しい、例えば面積5mm乃至10mm角、厚さ30μm乃至100μmのシリコン基板からなる配線チップ3に、複数の第2の貫通電極6と、複数の配線端子14と、複数の配線15とが形成されている。第2の貫通電極6は、第1の貫通電極5とほぼ同じ形状、配置で形成されている。配線端子14の配置は、第2のLSIチップ4の接続端子13の配置と一致している。図の便宜上、第2の貫通電極6は大きな黒丸とし、配線端子14は小さな黒丸としている。複数の配線15は、各々の配線端子14と対応する第2の貫通電極6とを接続している。複数の配線15は、必要に応じて複数の配線端子14間同士を接続したり、複数の第2の貫通電極6間を接続する。複数の配線15の表面は、図示しない保護膜で被覆されている。配線チップ3の厚さが第1のLSIチップ2の厚さよりも薄くなると、配線チップ3の応力吸収効果が小さくなってしまう恐れがある。配線チップ3が第1のLSIチップ2と同等かそれ以上の厚みがあれば十分な応力吸収効果を発揮する。
【0034】
次に、本実施例における半導体装置100の製造方法を説明する。図5aは、4個の第1のLSIチップ2と、配線チップ3と準備した状態の斜視イメージ図である。図5bは、4個の第1のLSIチップ2と、配線チップ3とを積層した状態の断面図である。まず、最下層の第1のLSIチップ2上に他の第1のLSIチップ2を重ね、上下に重なる第1の貫通電極5同士を、バンプ9を介してフリップチップ接続する。フリップチップ接続には、既存のフリップチップボンダーを用いることができる。次に、その上に他の第1のLSIチップ2を重ね、上下に重なる第1の貫通電極5同士を、バンプ9を介してフリップチップ接続する。これを繰り返して4個の第1のLSIチップ2を積層する。次に、その上に配線チップ3を重ね、上下に重なる第1の貫通電極5と第2の貫通電極6とを、バンプ9を介してフリップチップ接続する(図5b)。
【0035】
次に、第2のLSIチップ4を配線チップ3の上に重ね、上下に重なる第2のLSIチップ4の接続端子13と配線チップ3の配線端子14とを、バンプ9を介してフリップチップ接続する(図6b)。図6aは、図5aの配線チップ3上に、第2のLSIチップ4を準備した状態の斜視イメージ図である。
【0036】
次に、外部基板1の上に、積層した4個の第1のLSIチップ2と配線チップ3と第2のLSIチップ4とを搭載し、バンプ9を介してフリップチップ接続する。その後、図7のようにモールド樹脂10で全体を樹脂封止し、外部基板1の裏面に複数の外部端子11を搭載して、半導体装置100が完成する。樹脂封止の方法は、金型で樹脂を成型するモールド封止法や、樹脂を流し込むアンダーフィル注入法を用いることができる。
【0037】
以上のように、本発明によれば、第1のLSIチップ2の上に、これと略等しい四辺の寸法の配線チップ3を四辺が概ね揃うように積層し、その上に配線チップ3よりも四辺の寸法の小さい第2のLSIチップ4を配線チップからはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップ3にて受け、応力を分散することができる。
【実施例2】
【0038】
図8は、本発明の実施例2における半導体装置200の構成を示す断面図である。この実施例は、実施例1の第1のLSIチップ2が1個の例である。外部基板1の上に、第1のLSIチップ2が搭載され、その上に配線チップ3が積層され、その上に第2のLSIチップ4が積層されている。第1のLSIチップ2と配線チップ3は、四辺の寸法がほぼ等しく、四辺がほぼ揃うように積層されている。第2のLSIチップ4は配線チップ3よりも四辺の寸法が小さく、配線チップ3の四辺よりも内側に配置されている。第1のLSIチップ2、配線チップ3および第2のLSIチップ4は、実施例1と同様のものを用いることができる。
【0039】
この実施例においても、第1のLSIチップ2の上に、これと略等しい四辺の寸法の配線チップ3を四辺が概ね揃うように積層し、その上に配線チップ3よりも四辺の寸法の小さい第2のLSIチップ4を配線チップ3からはみ出さないように積層して一体的に樹脂封止するので、樹脂の硬化収縮にともなう応力のうち最大応力を配線チップ3にて受け、応力を分散することができる。
【実施例3】
【0040】
図9aは、本発明の実施例3における半導体装置300aの構成を示す断面図である。本実施例は、実施例1の外部基板1を無くし、最下層の第1のLSIチップ2の裏面に裏面配線層16を設けた例である。裏面配線層16は、シリコンや金属からなるベース基板上に絶縁膜と配線層とを形成した後、最下層の第1のLSIチップ2の裏面に貼り付け、その後、ベース基板を除去することにより形成できる。裏面配線層16には、外部端子11が接続される。裏面配線層16を第1のLSIチップ2とほぼ同じ四辺の寸法にて形成することにより、外部基板1を用いた場合に比べ、樹脂封止後のモジュールサイズをチップサイズ程度まで小さくできる。裏面配線層16の形成は、第1のLSIチップ2がチップに分割される前の半導体ウエハの状態で形成し、その後チップに分割するようにすると良い。
【0041】
図9bは、本実施例の変形例である半導体装置300bの構成を示す断面図である。実施例1の外部基板1を無くし、最下層の第1のLSIチップ2の表面に、外部配線層18が形成された外部配線チップ17を接続した例である。外部配線チップ17の外部配線層18は、配線チップ3の配線形成領域8と同様に形成することができる。外部配線チップ17の貫通電極は、外部端子11の配置に一致するように形成し、貫通電極とバンプ9とを外部配線層18により電気的に接続するようにすると良い。外部配線チップ17と第1のLSIチップ2との接続もフリップチップ接続にて行うことができるため、製造上の困難はない。
【実施例4】
【0042】
本発明の実施例4は、実施例1における配線チップ3を配線基板19に置き換えた例である。配線チップ3は、複数の第2の貫通電極6を有しているが、配線基板19は、貫通電極を形成しないシリコン配線基板を用いたものである。図10aは、本実施例における配線基板19を上面から見た透過イメージ図、図10bは配線基板19の断面図である。シリコン基板上に絶縁膜を形成し、配線20を形成した後、絶縁膜を形成する。配線20は、多層配線とすることもできる。第2のLSIチップ4の接続端子13に対応する位置に、コンタクトホールを介して配線端子22を形成する。その後、シリコン配線基板の裏面を研磨し、第1のLSIチップ2の第1の貫通電極5に対応する位置に、コンタクトホールを介して配線電極21を形成する。
【0043】
配線チップ3の第2の貫通電極6は、例えば直径10μm乃至20μm、深さ30μm乃至100μmの開口に導電性の電極を埋め込むことにより形成される。しかし、開口のアスペクト比(深さ/直径の比)が高くなると、その中に低抵抗の導電材料を隙間なく埋め込んで貫通電極を形成するには高い技術を要する。これに対し、本実施例の配線基板19は、実用化段階の技術を用いることができるため、比較的容易に製造することができる。また、本実施例の配線基板19によれば、貫通電極を形成しないため、実施例1の配線チップ3よりも厚さを厚くできるので、応力吸収効果をさらに高めることもできる。
【実施例5】
【0044】
以下、本発明の実施例5における半導体装置の製造方法について図面を用いて説明する。図11は、本実施例における第1の半導体ウエハ23の平面図である。第1の半導体ウエハ23には、例えばDRAMが搭載された複数の第1のLSIチップ2が形成されている。第1の半導体ウエハ23は、形成するDRAMに最適な設計ルール・製造プロセスを用いて製造される。DRAMを形成した後、第1の半導体ウエハ23の裏面を研磨し、図示しない第1の貫通電極5を形成する。第1の貫通電極5の配置は、第2のLSIチップ4に形成される接続端子13の配置を考慮することなく設計される。これと同じ第2の半導体ウエハ51を、積層する枚数分用意する。
【0045】
図12は、本実施例における第2の半導体ウエハ24の平面図である。第2の半導体ウエハ24には、例えばメモリコントローラ等のロジック回路が搭載された複数の第2のLSIチップ4が形成されている。第2の半導体ウエハ24は、形成するロジック回路に最適な設計ルール・製造プロセスを用いて製造される。ロジック回路を形成した後、図示しない接続端子13を形成し、裏面研磨等の処理を施した後、ダイシングして複数の第2のLSIチップ4に分割する。接続端子13の配置は、第1のLSIチップ2に形成される第1の貫通電極5の配置を考慮することなく設計される。第2のLSIチップ4は、必要なモジュールの数だけ用意すれば良い。
【0046】
図13は、本実施例における配線ウエハ25の平面図である。配線ウエハ25には、複数の配線チップ3が形成されている。配線ウエハ25には、図示しない配線15と配線端子14とを形成した後、裏面を研磨し、図示しない第2の貫通電極6を形成する。配線ウエハ25上の配線チップ3の四辺の寸法、配置および第2の貫通電極6の配置は、第1の半導体ウエハ23上の第1のLSIチップ2の四辺の寸法、配置および第1の貫通電極5の配置と一致するように設計する。配線チップ3の配線端子14の配置は、第2のLSIチップ4の接続端子13と対応するように設計する。
【0047】
図14は、本実施例における製造途中の半導体装置の斜視イメージ図である。最下層の第1の半導体ウエハ23上に、上下の第1のLSIチップ2の四辺がウエハ全体にわたって揃うように他の半導体ウエハ51を積層し、上下の第1の貫通電極5同士を、図示しないバンプ9を介してフリップチップ接続する。次に、同様に、その上に他の第1の半導体ウエハ23を積層してフリップチップ接続する。これを繰り返して、複数の第1の半導体ウエハ23を積層する。
【0048】
次に、その上に、第1のLSIチップ2と配線チップ3の四辺がウエハ全体にわたって揃うように配線ウエハ25を積層し、図示しない第1の貫通電極5と第2の貫通電極6とをバンプ9を介してフリップチップ接続する。
【0049】
次に、積層した複数の第1の半導体ウエハ23および配線ウエハ25を一括ダイシングして、複数の第1のLSIチップ2および配線チップ3が積層された複数の個片モジュール26に分割する(図15)。この状態は、実施例1の図5bに示した状態に相当する。その後、外部基板1の上に個片モジュール26を搭載し、個片モジュール26の上に第2のLSIチップ4を積層して樹脂封止し、外部端子11を形成すれば、図1に示した半導体装置100が完成する。
【0050】
本実施例では、複数の第1の半導体ウエハ23および配線ウエハ25を積層した後に一括ダイシングすることによって、ダイシング工程とチップの積層工程を大幅に削減できる。しかも、個片モジュール26の個々の第1のLSIチップ2および配線チップ3の四辺は、一括してダイシングするため、完全に揃っている。従って、チップ間の四辺の位置ずれによる応力集中の恐れが全くない。なお、ここでは複数の第1の半導体ウエハ23を積層する例で説明したが、1枚の第1の半導体ウエハ23上に配線ウエハ25を積層して、実施例2の半導体装置200を製造することもできる。
【0051】
図16は、本実施例の変形例である製造途中の半導体装置の斜視イメージ図である。本変形例では、実施例3の変形例である図9bの半導体装置300bを製造することができる。まず、外部配線チップ17を形成した外部配線ウエハ27を用意し、その上に第1の半導体ウエハ23を積層する。その後、上述のように複数の第1の半導体ウエハ23および配線ウエハ25を積層する(図16)。その後、外部配線ウエハ27、複数の第1の半導体ウエハ23および配線ウエハ25を一括ダイシングして、複数の個片モジュールに分割する。その後、上述と同様に、個片モジュールの上に第2のLSIチップ4を積層して樹脂封止し、外部端子11を形成すれば、図9bに示した半導体装置300bが完成する。
【実施例6】
【0052】
図17は、本発明の実施例6における半導体装置400の構成を示す断面図である。本実施例は、実施例1における半導体装置100に、配線チップ3と外部基板1とを電気的に接続するボンディングワイヤー28を追加している。第2のLSIチップ4の接続端子13の数が多くなり、第2の貫通電極6だけでは外部基板1と接続できない場合などに利用できる。第2の貫通電極6は、第1のLSIチップ2に形成された第1の貫通電極5の数や配置に制限されてしまうが、配線端子14とボンディングワイヤー28を増設することにより、入出力信号数を増設でき、設計自由度が向上する。ボンディングワイヤー28は、インダクタンスが大きいためGHz(ギガヘルツ)帯での高速動作は難しいが、インダクタンスの影響が小さい用途に使うことができる。配線端子14は、配線チップ3上の第2のLSIチップ4よりも外側の余剰スペースに形成することで、チップサイズを大きくすることなく形成できる。
【産業上の利用可能性】
【0053】
以上、本発明を実施例に基づいて説明した。この実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【0054】
第1の貫通電極5および第2の貫通電極6は、例えば図2のようなメモリLSIを用いた場合、メモリコア12の間に挟まれたチップ中央領域の貫通電極をメモリコア12用の通信にもっぱら利用し、チップ周辺領域の貫通電極をロジックLSI(第2のLSIチップ4)用の通信にもっぱら利用するようにしても良い。
【0055】
また、第1のLSIチップ2、配線チップ3および第1のLSIチップ4の間の接続にはバンプ9を用いて説明したが、それぞれのチップにバンプを形成しておき、バンプ同士を接続するようにしても良い。
【図面の簡単な説明】
【0056】
【図1】本発明の実施例1における半導体装置の構成を示す断面図である。
【図2】本発明の実施例における第1のLSIチップ2の上面図である。
【図3】本発明の実施例における第2のLSIチップ4の上面図である。
【図4】本発明の実施例における配線チップ3を上面から見た透過イメージ図である。
【図5】本発明の実施例1における製造途中の半導体装置の斜視イメージ図および断面図である。
【図6】本発明の実施例1における製造途中の半導体装置の斜視イメージ図および断面図である。
【図7】本発明の実施例1における完成した半導体装置の構成を示す断面図である。
【図8】本発明の実施例2における半導体装置の構成を示す断面図である。
【図9】本発明の実施例3における半導体装置の構成を示す断面図である。
【図10】本発明の実施例4における配線基板19を上面から見た透過イメージ図である。
【図11】本発明の実施例5における第1の半導体ウエハ23の平面図である。
【図12】本発明の実施例5における第2の半導体ウエハ24の平面図である。
【図13】本発明の実施例5における配線ウエハ25の平面図である。
【図14】本発明の実施例5における製造途中の半導体装置の斜視イメージ図である。
【図15】本発明の実施例5における製造途中の個片モジュール26の斜視イメージ図である。
【図16】本発明の実施例5の変形例における製造途中の半導体装置の斜視イメージ図である。
【図17】本発明の実施例6における半導体装置400の構成を示す断面図である。
【図18】背景技術の特許文献1の構造を示す断面図である。
【図19】背景技術の特許文献2の構造を示す断面図である。
【図20】背景技術の先願(特許文献3)の構造を示す断面図である。
【図21】本発明の効果に関して樹脂の硬化収縮にともなう応力のメカニズムを説明する図である。
【符号の説明】
【0057】
1 外部基板
2 第1のLSIチップ
3 配線チップ
4 第2のLSIチップ
5 第1の貫通電極
6 第2の貫通電極
10 モールド樹脂
13 接続端子
14 配線端子
15 配線





 

 


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