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撮像装置 - NECエレクトロニクス株式会社
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発明の名称 撮像装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27456(P2007−27456A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−208165(P2005−208165)
出願日 平成17年7月19日(2005.7.19)
代理人 【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
発明者 綱井 史郎
要約 課題

従来のCCDでは、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を読み出すことが困難であった。

解決手段
特許請求の範囲
【請求項1】
一列に並んだ複数の画素と、
前記複数の画素に隣接した読み出しゲートと、
前記読み出しゲートに隣接し前記複数の画素のそれぞれに対応して設けられたメモリゲートと、
前記メモリゲートのそれぞれに対応して設けられたメモリ制御ゲートと、
複数の前記メモリ制御ゲートに対して共通に設けられたCCD蓄積ゲートとを有する撮像装置。
【請求項2】
前記メモリ制御ゲートは、複数のメモリ制御ゲートの整数個おきに同一の制御信号が供給されていることを特徴とする請求項1記載の撮像装置。
【請求項3】
前記CCD蓄積ゲートは、2相駆動の電荷転送素子を構成する2つのCCD蓄積ゲートのうちの1つであることを特徴とする請求項1または2に記載の撮像装置。
【請求項4】
前記メモリゲートのそれぞれに隣接し前記メモリゲートの電荷を制御するメモリ制御ゲートと、
前記メモリ制御ゲートに隣接し前記電荷を排出するドレインと
をさらに有することを特徴とする請求項1乃至3いずれか1項に記載の撮像装置。
【請求項5】
前記CCD蓄積ゲートに対応して設けられた複数の前記メモリ制御ゲートのそれぞれに対して、
第1のモードにおいて、複数のメモリ制御ゲートから一括で前記CCD蓄積ゲートに電荷を転送する制御信号を供給し、
第2のモードにおいて、前記メモリ制御ゲートから個別に前記CCD蓄積ゲートに電荷を転送する制御信号を供給する制御回路をさらに有することを特徴とする請求項1記載の撮像装置。
【請求項6】
前記制御回路は、前記CCD蓄積ゲートを含む前記電荷転送素子に対して、
前記第1のモードにおいて、前記複数のメモリ制御ゲートから一括で前記CCD蓄積ゲートに電荷を転送した後に電荷転送を行なう駆動パルスを供給し、
前記第2のモードにおいては、前記複数のメモリ制御ゲートから個別に前記CCD蓄積ゲートに電荷を転送した後に電荷転送を行なう駆動パルスを供給することを特徴とする請求項5記載の撮像装置。
【請求項7】
一列に並んだ複数の第1の画素と、
前記第1の画素のそれぞれに対応して設けられた複数のメモリゲートと、
前記第1の画素からの信号電荷を対応する前記メモリゲートに転送する第1の読み出しゲートと、
前記複数のメモリゲートそれぞれに対応して設けられた前記第1の画素とは大きさの異なる複数の第2の画素と、
前記第2の画素からの信号電荷を対応する前記メモリゲートに転送する第2の読み出しゲートと、
前記メモリゲートに隣接して設けられた電荷転送素子と、
前記メモリゲートそれぞれに対応して設けられ前記メモリゲートに転送された信号電荷を前記電荷転送素子に転送する第3の読み出しゲートとを有することを特徴とする撮像装置。
【請求項8】
一列に並んだ複数の画素と、
前記複数の画素からの信号電荷を転送する1列のCCDとを備えた撮像装置であって、
第1のモードにおいて前記複数の画素からの信号電荷を前記CCDの蓄積ゲートで合成し、
第2のモードにおいて前記複数の画素のそれぞれの信号電荷を前記CCDで転送することを特徴とする撮像装置。
【請求項9】
前記複数の画素のそれぞれに対応して設けられた読み出しゲートと、
前記読み出しゲートに制御信号を供給する制御回路とをさらに備え、
複数の前記読み出しゲートに対して前記CCDの蓄積ゲートが共通に設けられており、
前記制御回路は、前記第1のモードにおいて、前記複数の読み出しゲートから一括で前記蓄積ゲートに電荷を転送する制御信号を供給し、前記第2のモードにおいて、前記読み出しゲートから個別に前記蓄積ゲートに電荷を転送する制御信号を供給することを特徴とする請求項8記載の撮像装置。
【請求項10】
前記複数の画素に隣接して設けられた読み出しゲートと、
前記CCDに駆動パルスを供給する制御回路とをさらに備え、
前記蓄積ゲートは前記複数の画素それぞれに対応して設けられており、
前記制御回路は、前記第1のモードにおいて、2相駆動の電荷転送素子を構成する2つの前記CCDの蓄積ゲートに対して、一方の前記CCDの蓄積ゲートに信号電荷が蓄積された状態で他方の前記CCDの蓄積ゲートに転送された信号電荷を前記一方のCCDの蓄積ゲートに転送した後に前記2つのCCDの蓄積ゲートに対して互いに逆相となる駆動パルスを供給し、前記第2のモードにおいて、2相駆動の電荷転送素子を構成する2つのCCDの蓄積ゲートに対して互いに逆相となる駆動パルスを供給することを特徴とする請求項8記載の撮像装置。

発明の詳細な説明
【技術分野】
【0001】
本発明は撮像装置に関し、特に撮影画像の解像度を変更したデータを取り出すことが可能な撮像装置に関する。
【背景技術】
【0002】
近年、スキャナのCIS(コンタクトイメージセンサ)としてCCD(Charge Coupled Device)が多く用いられている。このような機器では、撮影画像の解像度を変更することが一般的に行われている。解像度は、CCDの画素数で決定される。解像度を変更するためにはCCDから取り出したデータを加工して解像度を変更する方法やCCDからデータを取り出す段階で解像度を変更する方法が用いられている。
【0003】
従来の一般的なCCDの一例(従来例1)を図16に示す。従来例1のCCDは一列に配列された複数のフォトダイオード101、フォトダイオード101から出力される電荷を蓄積し、一列に配列された複数のCCD蓄積ゲート102、CCD蓄積ゲート102間電荷の混入を防ぐバリアゲート103、フォトダイオード101と蓄積ゲート102と間のゲートスイッチとなる読み出しゲート104を有している。また、複数の蓄積ゲート102と複数のバリアゲート103とによって構成される部分がCCD部105となっている。従来例1のCCDは、フォトダイオード101から読み出した電荷情報をCCD部105を介して出力アンプ106から出力する。CCD部は、蓄積ゲート102とバリアゲート103とが一対の電荷転送素子になっており、電荷転送素子が一列に並べられている。それぞれの電荷転送素子には交互に逆相となるクロックパルスφ1、φ2が与えられている。これによって、CCD部105は、フォトダイオードからの電荷情報を出力アンプに伝えることが可能である。
【0004】
しかしながら、従来例1のCCDは、1つのフォトダイオード101に対して1つの蓄積ゲート102とが対応している。このため、従来例1のCCDによって読み出される情報は画素に対応するフォトダイオード101の数によって決まり、読み出せる画像の解像度は一種類しか取り出せない。従って、従来例1のCCDによって読み出された情報から異なる解像度の画像を作り出すためには、読み出した情報の処理が必要になる。つまり、複数の解像度の画像を得るためには、読み出した情報に対して解像度の変換処理を行う時間が必要である問題がある。
【0005】
上記問題を解決するCCDの一例が特許文献1(従来例2)に開示されている。従来例2のCCDを図17に示す。図17に示すように、従来例2のCCDは、高解像度の情報を得るための高解像度側CCD部111と高解像度側フォトダイオード列101Aと低解像度を得るための低解像度側CCD部112と低解像度側フォトダイオード列101Bを有している。高解像度側CCD部111は、1つのフォトダイオード101と1つの蓄積ゲート102とがそれぞれ一対となっている。また、低解像度側CCD部112は、1つの蓄積ゲートに対して、2つのフォトダイオード101が接続されている。高解像度の画像を得る場合は、高解像度側CCD部111を使用し、低解像度の画像を得る場合は低解像度側CCD部112を使用する。これによって、低解像度の画像を作りたい場合は、低解像度側CCD部112から2つのフォトダイオードの信号電荷を合成したものを読み出せばよく、高解像度の画像は、高解像度側CCD部111から個々のフォトダイオードからの信号電荷を読み出すことが可能である。これによって、解像度に応じた必要な情報のみを読み出すことが可能になり、読み出した情報を処理する時間を短縮することが可能である。しかしながら、従来例2のCCDは、解像度に応じたCCD部とフォトダイオード群とを複数用意する必要がある。そのため、チップ内に重複した画素を有し、さらにチップ面積に対するCCD部の面積が増大するために、チップ面積に対する有効画素数を多くできない問題がある。
【0006】
上記問題を解決するCCDの一例が特許文献2(従来例3)に開示されている。従来例3のCCDを図18に示す。従来例3のCCDは、1列にフォトダイオード101が配列されたフォトダイオード列101Cに対して、高解像度側CCD部111と低解像度側CCD部112が接続されている。これによって、1つのフォトダイオード101から得られる電荷情報をそのまま用いた高解像度情報と、2つのフォトダイオード101から得られる電荷情報を組み合わせた低解像度情報とを別々に得ることが可能である。
【0007】
また、従来例3を改良した従来例4のCCDを図19に示す。図19に示すように、従来例4のCCDは、フォトダイオード列101Dのフォトダイオード101を読み出すために、図面左端から数えて奇数番目のフォトダイオードに対応した奇数CCD部113と偶数番目のフォトダイオードに対応した偶数CCD部114とを有している。これによって、高解像度画像を得る場合には奇数CCD部113からの情報と偶数CCD部114からの情報とを取得後にフォトダイオードの順に情報を並べ替える。低解像度画像を得る場合は、奇数CCD部113と偶数CCD部114から得られる情報を合成(混ぜ合わせ)を行うことで可能である。つまり、画像の解像度に応じた情報量を得ることが可能である。
【0008】
しかしながら、従来例3、4のCCDは、解像度の種類の数に応じたCCD部を準備しなければならず、やはりチップ面積に対するCCD部の面積が増大するために、チップ面積に対する有効画素数を多くできない問題がある。
【0009】
また、異なる色情報に対応する複数画素の情報を合成した電荷を1つの蓄積ゲートにて取り出す技術が特許文献3(従来例5)に開示されている。従来例5のCCDを図20に示す。図20に示すように、従来例5のCCDはCCD部105、CCD部105に隣接して形成される読み出しゲート104A、読み出しゲート104Aに直交する方向に形成されるメモリゲート107、メモリゲート107に隣接して形成される読み出しゲート104B、読み出しゲート104Bに隣接して形成されるフォトダイオード101を有している。フォトダイオード101は行列状に配置されている。従来例5のCCDは1つのメモリゲート107に接続されるフォトダイオード101からの情報を1つの蓄積ゲート102から読み出し、出力するものである。
【0010】
しかしながら、従来例5のCCDによっても、隣接するメモリゲート107に接続されるフォトダイオード101同士の情報は、個別に読まなければならないため、CCD部105の電荷転送方向(主走査方向)に並ぶの画素に対する情報を削減するためには、出力アンプ106から出力された情報を処理しなければならない。また、主走査方向とは直交する副走査方向の画素を合成した場合、副走査方向の画素情報のみが削減されることになるため、行方向と列方向の画素数の比が変化してしまう。そのため、従来例5によってもフォトダイオードからの電荷の読み出し段階で画素数を削減することはできない。よって、複数の画素数に対応する情報を得るためには従来例1と同様の問題が生じる。
【特許文献1】特開2004−152816号
【特許文献2】特開2001−244448号
【特許文献3】特開2003−332557号
【発明の開示】
【発明が解決しようとする課題】
【0011】
従来のCCDでは、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を読み出すことが困難であった。
【課題を解決するための手段】
【0012】
本発明にかかる撮像装置は、一列に並んだ複数の画素と、複数の画素に隣接した読み出しゲートと、読み出しゲートに隣接し複数の画素のそれぞれに対応して設けられたメモリゲートと、メモリゲートのそれぞれに対応して設けられたメモリ制御ゲートと、複数のメモリ制御ゲートに対して共通に設けられたCCD蓄積ゲートとを有することを特徴とするものである。
【0013】
本発明にかかる撮像装置によれば、複数のメモリ制御ゲートに対して1つのCCD蓄積ゲートが共通に設けられているため、CCD蓄積ゲートに複数の画素の信号電荷を一括に読み出して合成し、あるいは個々の画素の信号電荷を別々に読み出し転送することができる。
【発明の効果】
【0014】
本発明のCCDによれば、チップ面積に対する有効画素数の比率を高めながら、高速で解像度に応じた画像を得ることができる。
【発明を実施するための最良の形態】
【0015】
実施の形態1
実施の形態1にかかるCCD100を図1に示す。図1に示すように、実施の形態1にかかるCCD100は、フォトダイオード列1、読み出しゲート2T、メモリ制御ゲート2A、2B、メモリゲート3A、3B、CCD部4、制御回路5、出力アンプ6を有している。
【0016】
フォトダイオード列1は、第1の方向に一列に配置された複数のフォトダイオード7A、7Bを有している。フォトダイオード7A、7Bは、光の入射に基づいて電荷を発生する素子である。ここで、本実施の形態では、図面左側から数えて奇数番目のフォトダイオードをフォトダイオード7A、偶数番目のフォトダイオードをフォトダイオード7Bとする。
【0017】
読み出しゲート2Tは、フォトダイオード列1とメモリゲート3との電荷の転送を制御する読み出しゲートである。制御回路5からHighレベル(例えば、電源電位)の電圧が印加された場合には、導通状態となり、フォトダイオード列1からメモリゲート3へ電荷を転送する。また、制御回路5からLowレベル(例えば、接地電位)の電圧が印加された場合には、非導通状態となり、フォトダイオードとメモリゲートとの電荷の転送を遮断する。
【0018】
メモリゲート3A、3Bは、それぞれフォトダイオード7A、7Bに対応しており、フォトダイオードで発生した電荷を一時的に保存する素子である。メモリゲート3A及び3Bには、一定のレベルの電圧が印加されており、電荷の蓄積を行う。
【0019】
メモリ制御ゲート2A、2Bは、それぞれメモリゲート3A、3Bに蓄積された電荷のCCD蓄積ゲート8−1への転送を制御する制御ゲートである。メモリ制御ゲート2A、2Bは、Highレベルの電圧が印加されると導通状態となり、メモリゲート3からCCD蓄積ゲート8−1へ電荷を転送する。また、Lowレベルの電圧が印加されると非導通状態となり、メモリゲート3とCCD蓄積ゲート8−1との電荷転送を行わない。
【0020】
CCD部4は、主転送素子8と副転送素子9と複数有している。主転送素子8は、第1の電荷転送素子であって、CCD蓄積ゲート8−1とCCDバリアゲート8−2とを有している。また、副転送素子9は、第2の電荷転送素子であって、CCD蓄積ゲート9−1とCCDバリアゲート9−2とを有している。CCD蓄積ゲート8−1、9−1は、電荷を蓄積するゲートである。また、CCDバリアゲート8−2、9−2は、隣り合うCCD蓄積ゲート8−1、9−1間の電荷を隔てるための障壁となるポテンシャルを発生するゲートである。また、主転送素子8は、制御回路5から信号φ1が与えられ、副転送素子9は、制御回路5から信号φ2が与えられる。
【0021】
制御回路5は、読み出しゲート2T、メモリ制御ゲート2A、2B、CCD部4に対する制御信号を出力する回路である。これらの信号の詳細については後述する。出力アンプ6は、例えば、電荷検出器とソースフォロア回路とを有するフローティングディフュージョンアンプなどの増幅器を含み、CCD部から送られてくる電荷を信号に変換して次段に接続される回路に出力する回路である。
【0022】
ここで、CCD部4の電荷転送方向を第1の方向として説明する。図1に示すように、フォトダイオード列1のフォトダイオード7A、7Bは、第1の方向に一列に配列され、図面左側からフォトダイオード7A、7Bの順でそれぞれが交互になるように形成されている。
【0023】
読み出しゲート2Tは、第1の方向に延在して矩形状に形成され、フォトダイオード列1に長手方向の一方の辺が隣接し、メモリゲート3A、3Bのそれぞれに長手方向の他方の辺が隣接するように形成されている。
【0024】
メモリゲート3Aは、読み出しゲート2Tを挟み、フォトダイオード7Aに対向する領域に形成されている。また、メモリゲート3Bは、読み出しゲート2Tを挟み、フォトダイオード7Bに対向する領域に形成されている。
【0025】
メモリ制御ゲート2A、2Bは、それぞれ第1の方向に延在して矩形状に形成され、メモリゲート3A、3Bに長手方向の一方の辺が隣接し、他方の辺がCCD部4に隣接している。メモリ制御ゲート2Aは、メモリゲート3AのCCD部4側に形成され、メモリ制御ゲート2Bは、メモリゲート3BのCCD部4側に形成されている。また、メモリ制御ゲート2Aには同じ制御信号が供給されるように配線されている。同様に、メモリ制御ゲート2B同士にも同じ制御信号が供給されるように配置配線されている。
【0026】
CCD部4は、主転送素子8と副転送素子9とが第1の方向に交互に隣接して形成されている。主転送素子8は、CCDバリアゲート8−2、CCD蓄積ゲート8−1が第1の方向にCCDバリアゲート8−2、CCD蓄積ゲート8−1の順で隣接して形成されている。副転送素子9は、CCDバリアゲート9−2、CCD蓄積ゲート9−1が第1の方向にCCDバリアゲート9−2、CCD蓄積ゲート9−1の順で形成されている。CCD蓄積ゲート8−1、9−1、CCDバリアゲート8−2、9−2は、それぞれ第1の方向と直交する方向に延在して矩形状に形成されている。また、CCD蓄積ゲート8−1の短手方向の一辺は、メモリ制御ゲート2A及び2Bに隣接している。さらに、CCD部4の第1の方向の端部には出力アンプが形成されている。
【0027】
実施の形態1にかかるCCD100の動作について詳細に説明する。実施の形態1のCCD100は、低解像度の画像情報を得るための第1のモード(例えば、低解像度モード)と、高解像度の画像情報を得るための第2のモード(例えば、高解像度モード)とを有している。まず、低解像度モードの時のCCD100の動作について説明する。低解像度モードのときのCCDの動作のタイミングチャートを図2に示す。
【0028】
CCD100は、光の入射を受けフォトダイオードが電荷を発生する。その後タイミングT1で読み出しゲート2TがHighレベル(例えば、電源電圧レベル)になり、フォトダイオード7A及び7Bからで発生した電荷は、それぞれメモリゲート3A、3Bに転送される。
【0029】
次に、タイミングT2でメモリ制御ゲート2A、2BがHighレベルとなる。これによって、メモリゲート3A、3Bに蓄積されている電荷は、主転送素子8のCCD蓄積ゲート8−1に転送され、CCD蓄積ゲート8−1で合成される。その後、タイミングT3からT4の期間で、CCD蓄積ゲート8−1に蓄積された電荷の情報は、CCD部4を移動して、出力アンプ6から出力される。
【0030】
タイミングT3からT4の期間で、すべてのフォトダイオードの電荷を出力し、タイミングT4からは、次の画像情報に対応する電荷を取り込んで、転送する。
【0031】
上記説明の動作によって、実施の形態1にかかるCCD100はA列(フォトダイオード7A)で発生した電荷の情報と、B列(フォトダイオード7B)で発生した電荷の情報をCCD部で合成して一度に読み出す。
【0032】
CCD部4の断面図と、図2においてタイミングT2、T3のときのCCD部4の電荷の転送の模式図を図3に示す。図3を参照して、CCD部4での電荷の転送動作について説明する。
【0033】
図3(a)はCCD部4の第1の方向に沿った断面構造図である。CCD部4の断面は、P型半導体基盤10の表面にN型拡散層11が形成され、N型拡散層の表面に選択的にN型拡散層12が形成されている。N型拡散層11及びN型拡散層12の表面を覆う領域には酸化膜層13が形成されている。酸化膜層13の表面であって、N型拡散層11と酸化膜層13が接する領域の上層には、ポリシリコンで形成されるCCD蓄積ゲート8−1及び9−1の電極が形成されている。また、酸化膜層13の表面であって、N−型拡散層12と酸化膜層13が接する領域の上層にはポリシリコンで形成されるCCDバリアゲート8−2及び9−2の電極が形成されている。
【0034】
図3(b)は、タイミングT2のときのCCD部4のポテンシャル及び蓄積された電荷の模式図である。タイミングT2の場合、主転送素子8にHighレベル(信号φ1)が印加され、副転送素子9にLowレベル(信号φ2)が印加されている。したがって、各ゲート部分のポテンシャルは、CCDバリアゲート9−2、CCD蓄積ゲート9−1、CCDバリアゲート8−2、CCD蓄積ゲート8−1の順で低くなる。
【0035】
主転送素子8のCCD蓄積ゲート8−1は、メモリ制御ゲート2A及び2Bに隣接しており、タイミングT2ではメモリ制御ゲート2A及び2BがHighレベルであり、導通状態である。従って、ポテンシャルが最も低いCCD蓄積ゲート8−1にはフォトダイオード7A及び7Bからの電荷を合成した電荷量が蓄積される。
【0036】
図3(c)は、タイミングT3のときのCCD部4のポテンシャル及び蓄積された電荷の模式図である。タイミングT3の場合、主転送素子8にLowレベル(信号φ1)が印加され、副転送素子9にHighレベル(信号φ2)が印加されている。したがって、各ゲート部分のポテンシャルは、CCDバリアゲート8−2、CCD蓄積ゲート8−1、CCDバリアゲート9−2、CCD蓄積ゲート9−1の順で低くなる。
【0037】
タイミングT2でポテンシャルが最も低いCCD蓄積ゲート8−1部分に蓄積された電荷は、タイミングT3でポテンシャルが最も低くなるCCD蓄積ゲート9−1部分に蓄積される。つまり、CCD蓄積ゲート8−1部分に蓄積していた電荷は、タイミングT3でよりポテンシャルの低いCCD蓄積ゲート9−1部分に移動する。タイミングT3からタイミングT4までの間信号φ1、φ2は互いに逆相となるクロックパルスである。従って、CCD蓄積ゲート8−1、9−1部分の電荷は、信号φ1、φ2に基づいて、出力アンプ6が接続される方向に移動する。
【0038】
ここで、CCDバリアゲート8−2、9−2は、CCD蓄積ゲート部分よりも常にポテンシャルが高くなるようになっている。従って、CCD蓄積ゲート部分のポテンシャルが上下しても、電荷はCCDバリアゲートによって遮られている方向に逆流することはない。
【0039】
次に、高解像度モードの時のCCDの動作について説明する。高解像度モードのときのCCD100の動作のタイミングチャートを図4に示す。
【0040】
図4に示すように、高解像度モードの場合、読み出しゲート2T、信号φ1、φ2の動作は低解像度モードの場合と実質的に同じ信号である。低解像度モードでは、メモリ制御ゲート2A及び2Bは、同じタイミングでHighレベルとなるのに対し、高解像同モードではメモリ制御ゲート2A及び2Bは、それぞれ別のタイミングでHighレベルとなる。
【0041】
つまり、高解像度モードではタイミングT2とタイミングT4でメモリ制御ゲート2A及び2Bが別々にHighレベルとなる。これによって、CCD部4は、まず、フォトダイオード7Aで発生した電荷を転送し、次にフォトダイオード7Bで発生した電荷を転送する。
【0042】
高解像度モードの場合の、CCD部4の断面図と、図4においてタイミングT2、T3のときのCCD部4の電荷の転送の模式図を図5に示す。図5に示すように、低解像度モードの場合、タイミングT2でCCD蓄積ゲート8−1にフォトダイオード7Aで発生した電荷が蓄積される(図5(b))。この電荷はタイミングT3で副転送素子9のCCD蓄積ゲート9−1に転送される(図5(c))。なお、高解像度モードの場合は、フォトダイオードからの電荷の読み出しを2回に分けることによる副走査線方向の解像度の劣化を防ぐために、すべてのフォトダイオードからの電荷を同時に読み出しメモリゲートで保持している。
【0043】
上記説明より、実施の形態1にかかるCCD100によれば、低解像度の画像を得る場合にはメモリ制御ゲート2A、2Bを同時に導通状態とすることで、CCD蓄積ゲート8−1で2つのフォトダイオードからの電荷を合成して1つの情報として読み出すことが可能である。つまり、CCD蓄積ゲート部分で電荷を合成して1つの情報として読み出すことが可能であるため、総画素数をnとした場合、読み出し画素数はn/2となる。つまり、低解像度モードの場合、画素情報の読み出し時間は、高解像モードの場合の約1/2とすることが可能である。
【0044】
また、高解像度の画像を得る場合にはメモリ制御ゲート2A、2Bを別々に導通状態とすることで、それぞれの画素に対応する情報を個別に取り出すことが可能である。この場合読み出し画素数はnとなる。高解像度の画像を読み出す場合であっても、その読み出し速度は従来のCCDと同等の速度となる。
【0045】
実施の形態1にかかるCCD100によれば、1列に配列された画素に対して、1つのCCD部を有する構造であっても、メモリ制御ゲート2A、2Bを制御することによって、各画素に対応する情報の個別取り出しと合成取り出しとを選択して行うことが可能である。これによって、チップ内に冗長な素子を準備する必要がないため、チップ面積に対する有効画素数の割合を高めることが可能である。
【0046】
実施の形態2
実施の形態2にかかるCCD200を図6に示す。実施の形態2にかかるCCD200は実施の形態1にかかるCCD100と実質的に同一である。実施の形態2にかかるCCDは、実施の形態1にかかるCCD100に対してメモリゲート3に隣接して形成されるリセットゲート14A、14B及びリセットゲート14A、14Bに隣接して形成されるリセットドレイン15が追加されている。実施の形態1と同一の要素には同一の符号を付して説明を省略する。
【0047】
リセットゲート14A、14Bは、それぞれメモリゲート3A、3Bに隣接して形成されている。リセットゲート14A、14Bは、それぞれHighレベルの電圧が印加されている場合、メモリゲート3A、3Bとリセットドレイン15とを導通状態とし、Lowレベルの電圧が印加されている場合、メモリゲート3A、3Bとリセットドレイン15とを非導通状態とする。
【0048】
リセットドレイン15は、リセットゲート14A、14Bに隣接して形成されている。リセットドレイン15は、メモリゲート3A、3Bに蓄積された電荷を排出するための領域である。
【0049】
実施の形態2にかかるCCD200の動作について詳細に説明する。実施の形態2にかかるCCD200は、リセットゲートを用いない(リセットゲートがLowレベルの状態)場合、実施の形態1と同様の動作となる。実施の形態2にかかるCCD200は、フォトダイオード7Aあるいは7Bのいずれか一方の電荷を用いる場合、使用されない側のフォトダイオードの電荷をリセットドレイン15に排出する。
【0050】
実施の形態2にかかるCCD200において、2つのフォトダイオードのうちフォトダイオード7Aのみ用いる場合の動作のタイミングチャートを図7に示す。
【0051】
図7に示すように、フォトダイオード7Bの電荷を使用しない場合、フォトダイオード7BのリセットゲートはHighレベルを維持する。また、メモリ制御ゲート2Bは、パルスを印加することなくLowレベルを維持する。
【0052】
タイミングT1で読み出しゲート2TがHighレベルとなる。このとき、フォトダイオード7A及び7Bから電荷がメモリゲート3A、3Bに転送される。ここで、リセットゲート14BはHighレベルであるため、メモリゲート3Bの電荷はリセットドレイン15に排出される。また、リセットドレイン11AにLowレベルが印加されているため、メモリゲート3Aには電荷が蓄積される。
【0053】
タイミングT2で、メモリ制御ゲート2AがHighレベルとなると、メモリゲート3Aに蓄積された電荷はCCD蓄積ゲート8−1に転送される。転送された電荷は、タイミングT3でCCD部4での転送が開始され、出力アンプを介して出力される。また、タイミングT4以降ではタイミングT1からタイミングT4までの期間と同様にフォトダイオード7Aで発生する電荷を読み出し、転送する。
【0054】
実施の形態2にかかるCCDによれば、メモリゲートに隣接してリセットゲート及びリセットドレインを有することで、使用しない電荷をCCDの外部に排出することができる。これによって、使用しないフォトダイオードで発生する電荷が蓄積され続け、フォトダイオード及びメモリゲートが飽和することを防ぐことが可能である。また、低解像度の画像情報を得るために、2つの画素からの情報を合成した場合、合成した電荷量が多くCCD蓄積ゲートが飽和してしまう場合があるが、実施の形態2では、2つの画素のうちどちらか一方の画素の情報のみを用いることで、CCD蓄積ゲートが飽和してしまうことを防ぐことが可能である。
【0055】
実施の形態3
実施の形態3にかかるCCD300を図8に示す。実施の形態3にかかるCCD300は、実施の形態1にかかるCCD100と実質的に同一である。実施の形態1にかかるCCD100は、2つのフォトダイオードを一組として動作させていたのに対し、実施の形態3にかかるCCD300は3つのフォトダイオードを一組として動作させる。実施の形態1と同様の要素については、実施の形態1と同一の符号を付して説明を省略する。
【0056】
実施の形態3にかかるCCD300の平面レイアウトについて、図8を参照して詳細に説明する。ここで、CCD部4の電荷転送方向を第1の方向として説明する。図9に示すように、フォトダイオード列1のフォトダイオード7A、7B、7Cは、第1の方向に一列に配列され、図面左側からフォトダイオード7A、7B、7Cの順で配列され、この配列が繰り返されるように形成されている。
【0057】
読み出しゲート2Tは、第1の方向に延在して矩形状に形成され、フォトダイオード列1に長手方向の一方の辺が隣接し、メモリゲート3A、3B、3Cのそれぞれに長手方向の他方の辺が隣接するように形成されている。
【0058】
メモリゲート3Aは、読み出しゲート2Tを挟み、フォトダイオード7Aに対向する領域に形成され、フォトダイオード7A側の辺が読み出しゲート2Tに隣接している。メモリゲート3Bは、読み出しゲート2Tを挟み、フォトダイオード7Bに対向する領域に形成され、フォトダイオード7B側の辺が読み出しゲート2Tに隣接している。メモリゲート3Cは、読み出しゲート2Tを挟み、フォトダイオード7Cに対向する領域に形成され、フォトダイオード7C側の辺が読み出しゲート2Tに隣接している。
【0059】
メモリ制御ゲート2A、2B、2Cは、それぞれ第1の方向に延在して矩形状に形成され、メモリゲートに長手方向の一方の辺が隣接し、他方の辺がCCD部4に隣接している。メモリ制御ゲート2Aは、メモリゲート3AのCCD部4側に形成されおり、メモリ制御ゲート2Bは、メモリゲート3BのCCD部4側に形成され、メモリ制御ゲート2Cは、メモリゲート3CのCCD部4側に形成されている。
【0060】
CCD部4は、主転送素子8と副転送素子9とが第1の方向に交互に隣接して形成されている。主転送素子8は、CCDバリアゲート8−2、CCD蓄積ゲート8−1が第1の方向にCCDバリアゲート8−2、CCD蓄積ゲート8−1の順で隣接して形成されている。副転送素子9は、CCDバリアゲート9−2、CCD蓄積ゲート9−1が第1の方向にCCDバリアゲート9−2、CCD蓄積ゲート9−1の順で形成されている。CCD蓄積ゲート8−1、9−1、CCDバリアゲート8−2、9−2は、それぞれ第1の方向にと直交する方向に延在して矩形状に形成されている。また、CCD蓄積ゲート8−1の短手方向の一辺は、メモリ制御ゲート2A、2B、2Cのそれぞれに隣接している。さらに、CCD部4の第1の方向の端部には出力アンプが形成されている。
【0061】
実施の形態3にかかるCCD300は、メモリゲートに蓄積された電荷を読み出す場合に、メモリ制御ゲート2A、2B、2Cを同時に導通状態とすることで、3画素分の電荷を合成した1つの情報として読み込むことが可能である。また、メモリ制御ゲート2A、2B、2Cを別々のタイミングで導通状態とすることで画素それぞれの情報を個別に取り出すことが可能である。さらに、例えば、メモリ制御ゲート2A、2Bを同時に導通状態とし、別のタイミングでメモリ制御ゲート2Cを導通状態とすることで、3つの画素のうち2つの画素の合成した情報と残りの1画素の情報を別に取り出すことが可能である。つまり、実施の形態3にかかるCCD300によれば、3画素の情報を合成した1つの情報を取り出す第1のモード(例えば、低解像度モード)と、2画素の情報を合成した情報と残りの1画素の情報とを別々に取り出す第3のモード(例えば、中解像度モード)と、画素それぞれの情報を別々に取り出す第2のモード(例えば、高解像度モード)との3つのモードを実現することが可能である。
【0062】
なお、メモリゲートの電荷量が多くなりすぎる飽和状態を防ぐために、メモリゲートにリセットゲート及びリセットドレインを隣接して形成することも可能である。また、フォトダイオードの電荷量が多くなりする飽和状態を防ぐシャッターゲートあるいはオーバーフロードレインを隣接して形成することも可能である。
【0063】
実施の形態4
実施の形態4にかかるCCD400を図9に示す。実施の形態4にかかるCCD400は、三つのフォトダイオードが一組として動作するフォトダイオードで発生する電荷をメモリゲートで合成し、その電荷をCCD部に転送するものである。
【0064】
実施の形態4にかかるCCD400の平面レイアウトについて、図9を参照して説明する。ここで、CCD部4の電荷転送方向を第1の方向として説明する。また、本実施の形態ではフォトダイオード列が2列あり、それぞれをフォトダイオード列1A、1Bとし、フォトダイオード列1Aに含まれるフォトダイオードを第1の画素(例えば、フォトダイオード7A)、フォトダイオード列1Bに含まれるフォトダイオードを第2の画素(例えば、フォトダイオード7B−1、7B−2)として説明する。
【0065】
図9に示すように、フォトダイオード列1Aのフォトダイオード7Aは、第1の方向に一列に配列され、形成されている。第1の読み出しゲート(例えば、メモリ制御ゲート2A)は、第1の方向に延在して矩形状に形成され、フォトダイオード列1Aに長手方向の一方の辺が隣接し、メモリゲート3のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【0066】
メモリゲート3は、メモリ制御ゲート2Aを挟み、フォトダイオード7Aに対向する領域に形成され、フォトダイオード7Aと対向する側の辺が第3の読み出しゲート(例えば、読み出しゲート2T)に隣接している。また、メモリゲート3の第1の方向と直交する第2の方向に延びる辺の一方の辺には第2の読み出しゲート(例えば、メモリ制御ゲート2B−1)が隣接して形成され、他方の辺には第2の読み出しゲート(例えば、メモリ制御ゲート2B−2)が隣接して形成されている。また、メモリ制御ゲート2B−1に隣接してフォトダイオード7Aとは異なる大きさのフォトダイオード7B−1が形成され、メモリ制御ゲート2B−2に隣接してフォトダイオード7Aとは異なる大きさのフォトダイオード7B−2が形成されている。
【0067】
読み出しゲート2Tは、第1の方向に延在して矩形状に形成され、メモリゲート3のそれぞれに長手方向の一方の辺が隣接し、CCD部4のCCD蓄積ゲート8−1のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【0068】
CCD部4は、主転送素子8と副転送素子9とが第1の方向に交互に隣接して形成されている。主転送素子8は、CCDバリアゲート8−2、CCD蓄積ゲート8−1が第1の方向にCCDバリアゲート8−2、CCD蓄積ゲート8−1の順で隣接して形成されている。副転送素子9は、CCDバリアゲート9−2、CCD蓄積ゲート9−1が第1の方向にCCDバリアゲート9−2、CCD蓄積ゲート9−1の順で形成されている。CCD蓄積ゲート8−1、9−1、CCDバリアゲート8−2、9−2は、それぞれ第1の方向と直交する方向に延在して矩形状に形成されている。また、CCD蓄積ゲート8−1の短手方向の一辺は、読み出しゲート2Tに隣接している。さらに、CCD部4の第1の方向の端部には出力アンプが形成されている。
【0069】
実施の形態4にかかるCCD400によれば、異なる大きさを有する3つのフォトダイオードが1つのメモリゲートに接続されていることによって、フォトダイオードA、B1、B2のそれぞれを用いた高解像度情報と、フォトダイオードA、B1、B2の組み合わせによる中解像度情報と低解像度情報とを得ることが可能である。また、実施の形態4にかかるCCD400によれば、従来例3のようにフォトダイオード間に電荷転送のためのCCDを配置する必要がないため、従来例3に比べて、第1の方向に直交する方向のCCD部とフォトダイオード列との距離を短くすることが可能である。このことより、信号電荷の読み出し後に信号を合成して元画像を再構成するために支障となるライン間隔を低減することが可能である。
【0070】
なお、図示していないが、フォトダイオードに対して未使用時に電荷量が多くなりすぎる飽和状態を防ぐシャッターゲート、オーバーフロードレインあるいはメモリゲートにリセットゲート及びリセットドレインを設けてもよい。
【0071】
実施の形態5
実施の形態5にかかるCCD500を図10に示す。実施の形態5にかかるCCD500は、実施の形態1にかかるCCD100の構成をメモリゲート3とメモリ制御ゲート2A、2Bを削除して簡略化し、CCD部40を制御する信号φ1、φ2を変更することで、高解像度の情報と低解像度の情報とを1つのフォトダイオード列と1つのCCD部を用いて読み出すものである。また、実施の形態5にかかるCCD部40は、主転送素子8が並べられたものであり、副転送素子9を有していない。
【0072】
実施の形態5にかかるCCD500の平面レイアウトについて、図10を参照して詳細に説明する。ここで、CCD部40の電荷転送方向を第1の方向として説明する。図1に示すように、フォトダイオード列1のフォトダイオード7A、7Bは、第1の方向に一列に配列され、図面左側からフォトダイオード7A、7Bの順でそれぞれが交互になるように形成されている。
【0073】
読み出しゲート2Tは、第1の方向に延在して矩形状に形成され、フォトダイオード列1に長手方向の一方の辺が隣接し、CCD部4のCCD蓄積ゲート8−1のそれぞれに長手方向の他方の辺が隣接するように形成されている。
【0074】
CCD部4は、フォトダイオード7Aに対応する主転送素子8Aとフォトダイオード7Bに対応する主転送素子8Bが第1の方向に交互に隣接して形成されている。主転送素子8Aは、CCDバリアゲート8−2A、CCD蓄積ゲート8−1Aが第1の方向にCCDバリアゲート8−2A、CCD蓄積ゲート8−1Aの順で隣接して形成されている。主転送素子8Bは、CCDバリアゲート8−2B、CCD蓄積ゲート8−1Bが第1の方向にCCDバリアゲート8−2B、CCD蓄積ゲート8−1Bの順で隣接して形成されている。CCD蓄積ゲート8−1A、8−1B、CCDバリアゲート8−2A、8−2Bは、それぞれ第1の方向と直交する方向に延在して矩形状に形成されている。また、CCD蓄積ゲート8−1A及び8−1Bの短手方向の一辺は、読み出しゲート2Tに隣接している。また、主転送素子8Aは、信号φ2で駆動され、主転送素子8Bは、信号φ1で駆動される。さらに、CCD部4の第1の方向の端部には出力アンプが形成されている。
【0075】
ここで、図10に示すCCD500のX1−X1'の断面構造とポテンシャルの模式図を図11(a)に示す。図11(a)に示すように、読み出しゲートにHighレベルが入力され、信号φ1がHighレベルである場合、ポテンシャルは、フォトダイオード部分、読み出しゲート部分、CCD蓄積ゲート部分の順に低くなる。従って、このような場合には、フォトダイオード部分で発生した電荷はポテンシャルの最も低いCCD蓄積ゲート部分に移動する。また、信号φ1がLowレベルである場合、CCD蓄積ゲート部分のポテンシャルが高くなるため(破線で示すポテンシャル)、CCD蓄積ゲート部分に電荷は移動しない。
【0076】
また、図10に示すCCDのY1−Y1'の断面構造とポテンシャルの模式図を図11(b)に示す。図11(b)においても、制御信号がφ2に代わるのみで、図11(a)と同様のポテンシャルの変化となる。
【0077】
実施の形態5にかかるCCD500の動作について説明する。実施の形態5にかかるCCDの低解像度モードにおける動作のタイミングチャートを図12に示す。図12を参照して、低解像度モードの場合の実施の形態5のCCD500の動作を説明する。
【0078】
まず、タイミングT6で読み出しゲート2T、信号φ1、φ2がHighレベルとすることによって、フォトダイオード7A及び7Bの電荷をそれぞれCCD蓄積ゲート8−1A、8−1Bに移動させる。次にタイミングT7で読み出しゲート2T、信号φ1がLowレベルとする。このとき信号φ2はHighレベルのままである。信号φ1に基づいて、信号φ1が接続されるCCD蓄積ゲート8−1Bのポテンシャルが上昇する。これによって、CCD蓄積ゲート8−1Bに蓄積された電荷は、CCD蓄積ゲート8−1Aに転送され、CCD蓄積ゲート8−1Aには、フォトダイオード7A及び7Bで発生した電荷を合成した電荷量が蓄積される。
【0079】
タイミングT8で、信号φ1をHighレベルとし、信号φ2をLowレベルとする。従って、CCD蓄積ゲート8−1Aに蓄積されていた電荷は、CCD蓄積ゲート8−1Bに転送される。これ以降は、お互いが逆相となる信号φ1、φ2によって、出力アンプに電荷が転送される。
【0080】
次に、高解像度モードの場合の動作について説明する。高解像導モードの場合の動作のタイミングチャートを図13に示す。図13を参照して、高解像度モードの場合の実施の形態5のCCD500の動作を説明する。
【0081】
まず、タイミングT9で読み出しゲート2Tと信号φ1をHighレベルとし、信号φ2をLowレベルとする。これによって、フォトダイオード7Bで発生した電荷をCCD蓄積ゲート8−1Bに蓄積する。タイミングT10で、読み出しゲート2T、信号φ1をLowレベルとし、信号φ2をHighレベルとすることにより、この蓄積された電荷は、CCD蓄積ゲート8−1BからCCD蓄積ゲート8−1Aに転送される。その後、タイミングT11までの間で、フォトダイオード7Bで発生した電荷は、出力アンプに転送される。
【0082】
次にタイミングT11で、読み出しゲート2T、信号φ2をHighレベルとし、信号φ1をLowレベルとする。これによって、フォトダイオード7Aで発生した電荷がCCD蓄積ゲート8−1Aに蓄積される。タイミングT12で、読み出しゲート2T、信号φ2がLowレベルとなり、信号φ1がHighレベルとなるため、この蓄積された電荷は、CCD蓄積ゲート8−1AからCCD蓄積ゲート8−1Bに転送される。その後、フォトダイオード7Aで発生した電荷は、出力アンプに転送される。
【0083】
実施の形態5にかかるCCD500によれば、実施の形態1に比べて簡素な構造でありながら、低解像度の画像を得るために必要な情報を、高解像度の画像を得る場合よりも短い読み出し時間で得ることが可能である。つまり、低解像度モードの場合は、すべての画素からの電荷を一度に読み出した後、2つの画素の電荷を合成し、合成した電荷を転送することによって情報を得る。一方、高解像度モードの場合は、隣り合う画素の電荷をそれぞれ別のタイミングで読み出して転送する。これによって、高解像度の情報を得ることが可能である。
【0084】
実施の形態6
実施の形態6にかかるCCD600を図14に示す。実施の形態6にかかるCCD600は、実施の形態5にかかるCCD500に対して、フォトダイオードAに信号φ3によって制御されるシャッターゲート16及び電荷の排出部となるリセットドレイン17が隣接して形成されるものである。実施の形態6にかかるCCD600は、高解像度モードの場合は実施の形態5にかかるCCD500と実質的に同様の動作を行う。また、低解像度の場合は、実施の形態5にかかるCCD500では、フォトダイオード7Aと7Bとから読み出す電荷を合成していたのに対して、実施の形態6にかかるCCD600では、フォトダイオード7Bからの電荷のみを読み出し、フォトダイオード7Aの電荷はシャッターゲート16を介してリセットドレイン17に電荷を排出する動作を行う。
【0085】
また、図14において示すZ1−Z1'の断面構造とポテンシャルの模式図を図15に示す。図15に示すように、読み出しゲートにHighレベルが入力され、信号φ1がHighレベルである場合、ポテンシャルは、フォトダイオード部分、読み出しゲート部分、蓄積ゲート部分の順に低くなる。従って、このような場合には、フォトダイオード部分で発生した電荷はポテンシャルの最も低い蓄積ゲート部分に移動する。また、信号φ1がLowレベルである場合、蓄積ゲート部分のポテンシャルが高くなるため(破線で示すポテンシャル)、蓄積ゲート部分に電荷は移動しない。また、シャッターゲートには信号φ3が供給されている。そのため、信号φ3がHighレベルである場合、シャッターゲート部分のポテンシャルは低下し、フォトダイオードで発生した電荷はリセットドレインに排出される。また、信号φ3がLowレベルである場合、シャッターゲート部分のポテンシャルは高くなるため、リセットドレイン側に電荷が流入することはない。
【0086】
実施の形態6にかかるCCD600は、信号φ1によって蓄積ゲートに電荷を転送しなかった場合に、信号φ3でシャッターゲートを制御することによって、フォトダイオードで発生した電荷をリセットドレインに排出する。
【0087】
実施の形態6にかかるCCD600によれば、高解像度モードの場合は実施の形態5と実質的に同様の動作によって画素情報を得る。また、低解像度モードの場合は、隣接する一方のフォトダイオードからの電荷を用い、他方のフォトダイオードからの電荷はリセットドレインによって排出する。これによって、CCD部には一方のフォトダイオードからの電荷しか転送されないため、流入する電荷量によるCCD部の飽和を防止することが可能である。
【0088】
なお、本発明は上記実施の形態に限られたものではなく、適宜変更することが可能である。例えば、平面レイアウトは、1つの主転送素子のCCD蓄積ゲートに対して、複数のフォトダイオードで発生した電荷が転送されるレイアウトになっていれば良い。また、各実施例において、フォトダイオードに電荷の飽和状態を防ぐためにシャッターゲートやオーバーフロードレインを隣接して形成することも可能であり、メモリゲートにリセットゲート及びリセットドレインを隣接して形成することも可能である。
【0089】
また、1つの主転送素子のCCD蓄積ゲートに対応する複数の画素のそれぞれに対して異なるカラーフィルターを設けることで、カラーイメージセンサを構成することも可能である。
【0090】
さらに、上記実施の形態では、CCD部を駆動するために二相駆動のクロックパルスを用いたが、三相駆動、あるいは四相駆動の場合であっても、本発明は有効である。
【図面の簡単な説明】
【0091】
【図1】実施の形態1にかかるCCDの平面レイアウトを示す図である。
【図2】実施の形態1にかかるCCDの低解像度モード動作のタイミングチャートを示す図である。
【図3】実施の形態1にかかるCCDのCCD部の第1の方向に沿った断面図と低解像度モードの電荷転送のポテンシャルとを示す図である。
【図4】実施の形態1にかかるCCDの高解像度モード動作のタイミングチャートを示す図である。
【図5】実施の形態1にかかるCCDのCCD部の第1の方向に沿った断面図と高解像度モードの電荷転送のポテンシャルとを示す図である。
【図6】実施の形態2にかかるCCDの平面レイアウトを示す図である。
【図7】実施の形態2にかかるCCDの低解像度モード動作のタイミングチャートを示す図である。
【図8】実施の形態3にかかるCCDの平面レイアウトを示す図である。
【図9】実施の形態4にかかるCCDの平面レイアウトを示す図である。
【図10】実施の形態5にかかるCCDの平面レイアウトを示す図である。
【図11】実施の形態5にかかるCCDの第1の方向と直交する方向に沿った断面構造を示す図である。
【図12】実施の形態5にかかるCCDの低解像度モード動作のタイミングチャートを示す図である。
【図13】実施の形態5にかかるCCDの高解像度モード動作のタイミングチャートを示す図である。
【図14】実施の形態6にかかるCCDの平面レイアウトを示す図である。
【図15】実施の形態6にかかるCCDの第1の方向と直交する方向に沿った断面構造を示す図である。
【図16】従来例1のCCDの平面レイアウトを示す図である。
【図17】従来例2のCCDの平面レイアウトを示す図である。
【図18】従来例3のCCDの平面レイアウトを示す図である。
【図19】従来例4のCCDの平面レイアウトを示す図である。
【図20】従来例5のCCDの平面レイアウトを示す図である。
【符号の説明】
【0092】
1、1A、1B フォトダイオード列
2T 読み出しゲート
2A、2B、2C メモリ制御ゲート
3、3A、3B、3C メモリゲート
4 CCD部
5 制御回路
6 出力アンプ
7A、7B、7C フォトダイオード
8、8A、8B 主転送素子
8−2、9−2 CCDバリアゲート
8−1、9−1 CCD蓄積ゲート
9 副転送素子
10 型半導体基盤
11 型拡散層
12 リセットドレイン
12 型拡散層
13 酸化膜層
14A、14B リセットゲート
15、17 リセットドレイン
16 シャッターゲート
40 CCD部




 

 


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