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発明の名称 不揮発性記憶素子の制御方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27369(P2007−27369A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−206711(P2005−206711)
出願日 平成17年7月15日(2005.7.15)
代理人 【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
発明者 吉野 明
要約 課題
ソース・ドレインに挟まれた1つのメモリセルに4ビット以上のメモリ領域を有する不揮発性記憶素子へのデータ書込を精度よく行う。

解決手段
不揮発性記憶素子100は、シリコン基板102に離間して設けられた第1および第2の不純物拡散領域160aおよび160bの間に並行配置されたn個(nは4以上の偶数)のコントロールゲート114〜117、およびそれらのコントロールゲートとそれぞれ対を成すメモリ領域106a〜106dを含むメモリセルを含む。不揮発性記憶素子100の制御方法は、n個のコントロールゲート114〜117を左右2分割し、電子注入対象のメモリ領域から遠い方の不純物拡散領域に低電圧、近い方の不純物拡散領域に高電圧を印加するとともに、電子注入対象のメモリ領域と対を成すコントロールゲートに他のコントロールゲートよりも高電圧を印加する工程を含む。
特許請求の範囲
【請求項1】
半導体基板と、前記半導体基板に離間して設けられた第1および第2の不純物拡散領域、前記半導体基板上において、前記第1および第2の不純物拡散領域の間に並行配置されたn個(nは4以上の偶数)のコントロールゲート、および前記半導体基板と前記n個のコントロールゲートとの間に設けられ、前記コントロールゲートとそれぞれ対を成すn個のメモリ領域を含むメモリセルと、を含む不揮発性記憶素子の制御方法であって、
(a)前記n個のコントロールゲートを、前記第1の不純物拡散領域側のn/2個の第1のコントロールゲート群と前記第2の不純物拡散領域側のn/2個の第2のコントロールゲート群に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが前記第1のコントロールゲート群に含まれる場合に、前記第1の不純物拡散領域に高電圧、前記第2の不純物拡散領域に低電圧を印加し、また前記対象コントロールゲートが前記第2のコントロールゲート群に含まれる場合に、前記第1の不純物拡散領域に低電圧、前記第2の不純物拡散領域に高電圧を印加する工程、
(b)前記第1および第2の不純物拡散領域に前記電圧を印加した状態で、前記対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、前記対象コントロールゲートと対を成す前記メモリ領域に電子を注入する工程、
を含む不揮発性記憶素子の制御方法。
【請求項2】
請求項1に記載の不揮発性記憶素子の制御方法において、前記(b)工程において、前記高電圧を印加した前記不純物拡散領域と前記対象コントロールゲートとの間に他の前記コントロールゲートがある場合、当該コントロールゲートに、前記低電圧を印加した前記不純物拡散領域と前記対象コントロールゲートとの間に配置された他の前記コントロールゲートよりも高電圧を印加する不揮発性記憶素子の制御方法。
【請求項3】
請求項1または2に記載の不揮発性記憶素子の制御方法において、前記(b)工程において、前記低電圧を印加した前記不純物拡散領域側の前記第1のコントロールゲート群、または前記第2のコントロールゲート群において、前記低電圧を印加した前記不純物拡散領域に隣接して設けられた前記コントロールゲートに、他の前記コントロールゲートよりも低電圧を印加する不揮発性記憶素子の制御方法。
【請求項4】
請求項1乃至3いずれかに記載の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記n個のコントロールゲートは、それぞれ、絶縁膜を介して隣接配置された不揮発性記憶素子の制御方法。
【請求項5】
請求項1乃至4いずれかに記載の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記n個のコントロールゲートは、ゲート長方向の断面において、対称配置された不揮発性記憶素子の制御方法。
【請求項6】
請求項1乃至5いずれかに記載の不揮発性記憶素子の制御方法において、
(c)前記メモリセルに記憶させるデータコードに応じて、複数の前記メモリ領域への電子の注入が必要な場合に、前記複数のメモリ領域への電子の注入手順を決定する工程、
(d)前記注入手順を決定する工程で決定された順に従い、電子を注入する対象のメモリ領域を順次選択する工程、
をさらに含み、
前記(d)工程で選択された前記メモリ領域に対して、前記(a)工程および前記(b)工程を実行する不揮発性記憶素子の制御方法。
【請求項7】
請求項6に記載の不揮発性記憶素子の制御方法において、
(e)前記(c)工程で決定された前記注入手順に応じて、前記(d)工程で選択された前記メモリ領域に電子を注入する前に、同一メモリセル中の他の前記メモリ領域に既に電子が注入されているか否かを考慮して、前記工程(b)で前記n個のコントロールゲートに印加する電圧値を決定する工程をさらに含み、
前記工程(b)において、前記n個のコントロールゲートに前記工程(e)で決定された電圧を印加する不揮発性記憶素子の制御方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、ソース・ドレインに挟まれた1つのメモリセルに4ビット以上のメモリ領域を有する不揮発性記憶素子の制御方法に関する。
【背景技術】
【0002】
従来、ソース・ドレイン間に複数のメモリ領域およびそれらと対を成す複数のコントロールゲートが配置されたNAND型の不揮発性記憶素子が知られている。
【0003】
非特許文献1および特許文献1には、トンネル電流によりデータの書き込みを行うNAND型セルが開示されている。特許文献1には、複数のメモリ領域(およびコントロールゲート)の間に不純物拡散層が設けられていない構成の不揮発性記憶素子が開示されている。図10は、特許文献1に記載の不揮発性記憶素子の回路図である。トランジスタQ1は、複数のゲート電極CG1〜CG8を含む。トランジスタQ2のソース/ドレインの一端は接地されており、他端がトランジスタQ1に接続される。トランジスタQ3の一端には電圧VDDが印加されており、他端がトランジスタQ1に接続される。
【0004】
このような構成の不揮発性記憶素子において、以下のようにしてトンネル電流によりデータの書き込みが行われる。たとえば、ゲート電極CG5にデータを書き込む場合、まず、トランジスタQ2のゲート電極AG1、トランジスタQ1のゲート電極CG1〜CG4をロー(0V)として、これらをオフとする。また、トランジスタQ3のゲート電極AG2、トランジスタQ1のゲート電極CG6〜CG8をハイ(5V)として、これらをオンとする。次いで、ゲート電極CG5に20Vの高電圧を所定の時間印加し、FN(Fowler-Nordheim)注入により、この電極近傍の窒化膜に電子を注入する。これにより制御電極CG5にデータを記憶することができる。このとき、ゲート電極AG1、およびゲート電極CG1〜CG4がオフ状態となっているため、電源から接地へ向かう貫通電流は流れない。
【0005】
また、非特許文献2には、選択ゲートを有しない構成のNAND型セルが開示されている。このセルの複数のメモリ領域(およびコントロールゲート)の間には不純物拡散層が設けられている。また、このセルは、4つのメモリトランジスタの直列接続で構成されており、各メモリトランジスタは、NMOSトランジスタのゲート酸化膜の中にFG(ポリSi膜)が埋め込まれた構造になっている。このような構成のセルにおいて、CHE(Channel Hot Electron)注入により、以下のようにしてデータの書き込みが行われる。まず、一端のメモリトランジスタに接続されたビット線に9Vの電圧が印加される。他端のメモリトランジスタは接地されている。ここで、データ書き込み対象として選択されたメモリ領域と対を成すコントロールゲートには10Vの電圧が印加され、その他の選択されていないメモリ領域と対を成すコントロールゲートには20Vの高電圧が印加される。この高電圧印加により、各メモリトランジスタに形成された反転層を介して、いわゆるvirtual-drain-effectにより、ビット線に印加された電圧が選択されたコントロールゲートの両側の不純物拡散領域に印加され、選択されたコントロールゲート下のチャネル領域で、ホットエレクトロンが発生し、そのコントロールゲート下の浮遊ゲートに電子が注入される。
【0006】
また、非特許文献3には、ソース・ドレイン間に制御ゲートと浮遊ゲートが直列配置された構成の記憶素子が開示されている。この記憶素子では、ソースとドレインの間に、制御ゲート、浮遊ゲートがこの順で配置されており、ドレインに高電圧、ソースに低電圧が印加されるとともに、浮遊ゲートに制御ゲートよりも高電圧が印加されることにより、制御ゲートと浮遊ゲートの境界近傍の高電界領域で発生したホットエレクトロンが浮遊ゲートにソース側から注入(source-side-injection:ソースサイド注入、またはperpendicularly accelerating channel injection:PAC注入)される。
【0007】
また、特許文献2には、1対のビットライン間に連結された第1および第2メモリセルを備えた不揮発性メモリ素子が開示されている。当該不揮発性メモリ素子において、第1および第2メモリセルの一方がデータを貯蔵するためのデータセルとして機能する場合に、他方は選択セルとして機能する、と記載されている。
【特許文献1】特開平5−129564号公報
【特許文献2】特開2003−17600号公報
【非特許文献1】Masaki Momodomi et al, “An Experimental 4-Mbit CMOS EEPROM with a NAND-Structured Cell”, IEEE Journal of solid-state circuits, vol. 24, No. 5, 1989, p.1238-1243
【非特許文献2】Fujio Masuoka et al, “New Ultra High Density EPROM and Flash EEPROM with NAND Structure Cell”, IEDM 87, 1987, p.552-555
【非特許文献3】M. Kamiya et al, “EPROM CELL WITH HIGH GATE INJECTION EFFICIENCY”, IEDM 82, 1982, p.741-744
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところで、不揮発性記憶素子の微細化が望まれているが、FN注入を用いた場合、たとえば図10に示したように、メモリ領域に対応するゲート電極CG1〜CG8に加えて、トランジスタQ2のゲート電極AG1やトランジスタQ3のゲート電極AG2等を設ける必要があり、微細化という観点で課題があった。
【0009】
そこで、本発明者は、CHE注入により目的のメモリ領域へのデータの書き込みを行う方法を検討した。非特許文献2には、CHE注入でメモリセルへのデータ書き込みを行う技術が開示されているが、当該文献においては、各メモリ領域の間に不純物拡散領域が形成されている。この点で、セルの微細化が阻害されている。また、非特許文献2に記載の電子注入方法は、virtual-drain-effectを利用しており、セルが微細化され各ビットのチャネル長が小さくなると、パンチスルーによるリーク電流が増加するという問題があった。また、通常のCHE注入ではメモリ領域への電子注入の範囲が広いため、この方法では、コントロールゲートのゲート長を微細化した場合に、目的のメモリ領域だけに選択的に電子を注入するのは困難である。この点からも、非特許文献2に記載の方法ではセルの微細化を実現することができないという問題があった。
【0010】
一方、電子注入に非特許文献3に開示されたソースサイド注入を用いると、所望のメモリ領域の非常に狭い領域に電子を選択的に注入することができる。特許文献2に記載された構成のように、ソース・ドレイン間にコントロールゲートが2つしかない場合には、2つのコントロールゲートに適切な電圧を印加して、それぞれ、データの書き込み対象のメモリ領域を選択するためのゲート、および電子流の大きさを制御するためのゲートとして機能させることによってソースサイド注入を実現できる。
【0011】
しかし、従来、ソース・ドレイン間に配置されたコントロールゲートの数がさらに増えた場合にソースサイド注入で電子を注入する方法は検討されていなかった。
【課題を解決するための手段】
【0012】
ソース・ドレイン間に配置されるコントロールゲートの数が4以上となると、たとえば他のメモリ領域に挟まれた内側のメモリ領域にデータを書き込む場合に、書き込み対象のメモリ領域と対を成すコントロールゲートの両側に他のコントロールゲートが配置されることになる。そのため、いずれかのメモリ領域に電子を注入したい場合に、不純物拡散領域、および複数のコントロールゲートにそれぞれ印加する電圧値の組み合わせが多数考えられ、その組み合わせは目的に応じて最適化しなければならない。本発明者は、これらの電圧値を最適化する検討を行った。
【0013】
本発明によれば、半導体基板と、前記半導体基板に離間して設けられた第1および第2の不純物拡散領域、前記半導体基板上において、前記第1および第2の不純物拡散領域の間に並行配置されたn個(nは4以上の偶数)のコントロールゲート、および前記半導体基板と前記n個のコントロールゲートとの間に設けられ、前記コントロールゲートとそれぞれ対を成すn個のメモリ領域、を含むメモリセルと、を含む不揮発性記憶素子の制御方法であって、
(a)前記n個のコントロールゲートを、前記第1の不純物拡散領域側のn/2個の第1のコントロールゲート群と前記第2の不純物拡散領域側のn/2個の第2のコントロールゲート群に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが前記第1のコントロールゲート群に含まれる場合に、前記第1の不純物拡散領域に高電圧、前記第2の不純物拡散領域に低電圧を印加し、また前記対象コントロールゲートが前記第2のコントロールゲート群に含まれる場合に、前記第1の不純物拡散領域に低電圧、前記第2の不純物拡散領域に高電圧を印加する工程、
(b)前記第1および第2の不純物拡散領域に前記電圧を印加した状態で、前記対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、前記対象コントロールゲートと対を成す前記メモリ領域に電子を注入する工程、
を含む不揮発性記憶素子の制御方法が提供される。
【0014】
本発明者は、多数の電圧値の組み合わせを検討した結果、上記(a)工程に従い第1および第2の不純物拡散領域への電圧値を制御することにより、書き込み時のパンチスルーを抑制することができることを見いだした。すなわち、ソースサイド注入により目的のメモリ領域に電子を注入する際に、第1および第2の不純物拡散領域のうち、低電圧が印加される不純物拡散領域と、目的のメモリ領域との距離ができるだけ長くなるようにすることにより、パンチスルーを抑制してリーク電流を低減できることを見いだした。これにより、データ書き込み動作におけるパンチスルーを抑制でき、所望のメモリ領域への電子注入を精度よく行うことができる。
【0015】
本発明の不揮発性記憶素子の制御方法において、前記不揮発性記憶素子の前記n個のコントロールゲートは、それぞれ、絶縁膜を介して隣接配置された構成とすることができる。
【0016】
本発明の不揮発性記憶素子の制御方法によれば、微細化された構成の不揮発性記憶素子であっても、目的のメモリ素子に、選択的に制御性よく電子を注入することができる。そのため、メモリ素子間に不純物拡散領域がない構成の不揮発性記憶素子のメモリセルにも、所望のデータコードを設定することができる。
【0017】
また、本発明の不揮発性記憶素子の制御方法によれば、各メモリセルに記憶させるデータコードに応じて、メモリセル毎にデータを記憶させることができる。ここで、多段階電子注入手順のアルゴリズムを予め設定しておき、各段階における各ビットの電子捕獲状況に応じて、非選択ビットのコントロールゲートに印加する電圧の値を最適化しておくことができる。これにより、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
【0018】
ソース・ドレイン間に4個(または4ビット)以上のメモリ領域が並んでいる場合、低電流書き込み、高い電子注入効率、狭い領域への選択的電子注入というソースサイド注入の特徴を活用するためには、書き込み動作時における非選択ビットの電子捕獲状況(書き込み状態)に応じて、コントロールゲートに印加する電圧値を最適化しなければならない。本発明によれば、メモリ領域への電子の注入手順が適切に決定されるので、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
【発明の効果】
【0019】
本発明によれば、ソース・ドレインに挟まれた1つのメモリセルに4ビット以上のメモリ領域を有する不揮発性記憶素子へのデータ書込動作におけるパンチスルーを抑制でき、かつ、所望のメモリ領域への電子注入を精度よく行うことができる。
【発明を実施するための最良の形態】
【0020】
次に、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【0021】
図1は、本実施の形態における不揮発性記憶素子の構成を示す断面図である。
本実施の形態において、不揮発性記憶素子100は、4個のメモリ領域106a〜106dおよびこれらとそれぞれ対を成すコントロールゲート114〜117を有し、1つのメモリセルに4ビットのデータを蓄積可能である。
【0022】
不揮発性記憶素子100は、シリコン基板102(半導体基板)の表面に離間して形成された第1の不純物拡散領域160aおよび第2の不純物拡散領域160bと、第1の不純物拡散領域160aと第2の不純物拡散領域160bとの間のチャネル領域に隣接配置された第1のコントロールゲート114、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117と、これらを埋め込む絶縁膜136と、絶縁膜136中において、第1の不純物拡散領域160aおよび第2の不純物拡散領域160bにそれぞれ接続して設けられた金属配線137および金属配線138とを含む。ここで、シリコン基板102はp型、第1の不純物拡散領域160aおよび第2の不純物拡散領域160bはn型である。
【0023】
また、第1のコントロールゲート114、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117の下方には、シリコン基板102との間にそれぞれ第1のメモリ領域106a、第2のメモリ領域106b、第3のメモリ領域106c、および第4のメモリ領域106dが設けられている。
【0024】
本実施の形態において、第1のメモリ領域106a、第2のメモリ領域106b、第3のメモリ領域106c、および第4のメモリ領域106dは、下層シリコン酸化膜、シリコン窒化膜、および上層シリコン酸化膜がこの順で設けられた積層膜により構成される。第1のコントロールゲート114と第2のコントロールゲート115の間、第2のコントロールゲート115と第3のコントロールゲート116との間、および第3のコントロールゲート116および第4のコントロールゲート117の間には、たとえばHTO(high-temperature-oxide)膜等の絶縁膜136が介在している。これにより、第1〜第4のコントロールゲート114〜117は、互いに絶縁される。
【0025】
第1のコントロールゲート114、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117は、たとえば多結晶シリコンにより構成することができる。本実施の形態において、第1のコントロールゲート114、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117の電位は、独立に制御される。
【0026】
次に、本実施の形態における不揮発性記憶素子100の制御方法を説明する。
まず、第1のメモリ領域106a、第2のメモリ領域106b、第3のメモリ領域106c、および第4のメモリ領域106dにそれぞれデータを書き込む手順を説明する。本実施の形態において、ソースサイド注入により、データの書き込みが行われる。ここで、データの書き込みとは、電子の注入である。
【0027】
本実施の形態において、データを書き込む際の不揮発性記憶素子100の制御方法は、(a)4個のコントロールゲートを、第1の不純物拡散領域160a側の2個の第1のコントロールゲート群(第1のコントロールゲート114および第2のコントロールゲート115)と第2の不純物拡散領域160b側の2個の第2のコントロールゲート群(第3のコントロールゲート116および第4のコントロールゲート117)に分割し、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが第1のコントロールゲート群に含まれる場合に、第1の不純物拡散領域160aに高電圧、第2の不純物拡散領域160bに低電圧を印加し、また対象コントロールゲートが第2のコントロールゲート群に含まれる場合に、第1の不純物拡散領域160aに低電圧、第2の不純物拡散領域160bに高電圧を印加する工程、(b)第1の不純物拡散領域160aおよび第2の不純物拡散領域160bに電圧を印加した状態で、対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、対象コントロールゲートと対を成すメモリ領域に電子を注入する工程、を含む。
【0028】
また、本実施の形態において、データを書き込む際の不揮発性記憶素子100の制御方法は、(c)メモリセルに記憶させるデータコードに応じて、複数のメモリ領域への電子の注入が必要な場合に、複数のメモリ領域への電子の注入手順を決定する工程、(d)注入手順を決定する工程で決定された順に従い、電子を注入する対象のメモリ領域を順次選択する工程、をさらに含み、(d)工程で選択されたメモリ領域に対して、(a)工程および(b)工程を実行する。
【0029】
まず、上記(a)工程および(b)工程について説明する。図2は、第1〜第4のコントロールゲート114〜117のいずれかと対を成すメモリ領域にデータを書き込む際の電子の流れを示す模式図である。図3は、図2に対応する回路図である。以下、図2および図3を参照して説明する。ここで、簡単化のために、4個のメモリ領域の初期状態が全て消去状態になっている場合を例として説明する。以下、データ書き込み対象のメモリ領域と対を成すコントロールゲートを対象ゲート、電子流の大きさを制御するコントロールゲートを制御ゲートという。
【0030】
図2(a)は、第4のコントロールゲート117下の第4のメモリ領域106dにデータを書き込む際の電子の流れを示す模式図である。
【0031】
このとき、第4のコントロールゲート117は、第2のコントロールゲート群に含まれるため、第1の不純物拡散領域160aに低電圧、第2の不純物拡散領域160bに高電圧を印加する。具体的には、たとえば、図3(a)に示すように、第2の不純物拡散領域160bに印加する電圧値を4.5V、第1の不純物拡散領域160aに印加する電圧値を0Vとする。シリコン基板102は接地する。
【0032】
また、対象ゲートである第4のコントロールゲート117に印加する電圧値を12.0Vとする。このとき、第1のコントロールゲート114、第2のコントロールゲート115、および第3のコントロールゲート116は、第4のコントロールゲート117よりも第1の不純物拡散領域160a側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。
【0033】
第一の不純物拡散領域160aとp型シリコン基板102で構成されるpn接合のエネルギー障壁の高さと第1のメモリ領域106a直下の表面電位は、第1のコントロールゲート114に印加する電圧によって制御される。したがって、書き込み電流を所望の値(たとえば1μA/セル)に制御するためには、第1のコントロールゲート114の電圧を適切に設定することによって、上記pn接合のエネルギー障壁を越えて、第1のコントロールゲート114直下の反転層内に流入する電子の数を適切に制御しなければならない。次に、第1のコントロールゲート114直下の反転層内に流入した電子を、第3のメモリ領域106cと第4のメモリ領域106dの境界近傍の反転層に到達させるためには、第2のメモリ領域106bおよび第3のメモリ領域106c直下のシリコン基板102の表面電位を制御することによって、これらの領域の反転層内電子濃度(すなわち、これらの領域の寄生抵抗の値)を適切に制御しなければならない。さらに、電子注入効率を高め、かつ第4のメモリ領域106dの狭い領域に電子を注入するためには、第3のメモリ領域106cと第4のメモリ領域106dとの境界近傍で表面電位の大きさが急激に変化することが望ましい。したがって、第1〜第3のコントロールゲート114〜116に印加する電圧の大きさは、上記の電子注入機構を考慮して最適化しなければならない。たとえば、第1のコントロールゲート114、第2のコントロールゲート115、および第3のコントロールゲート116に印加する電圧値をそれぞれ1.5V、3.0V、および3.0Vとする。
【0034】
以上のように設定された電圧値を印加すると、第1の不純物拡散領域160aがソース、第2の不純物拡散領域160bがドレインとなり、電子は第1の不純物拡散領域160aから第2の不純物拡散領域160bの方向に移動するが、第3のコントロールゲート116と第4のコントロールゲート117との境界でシリコン基板102表面の電位が急上昇するため、第3のコントロールゲート116下のチャネル領域から第4のコントロールゲート117下に流れ込んだ電子は、横方向に向かって急速に加速されて高エネルギー状態に励起され、かつ、第4のコントロールゲート117の印加電圧(12V)による強い垂直方向電界によってほぼ垂直方向に加速されて、第4のメモリ領域106d(第4のコントロールゲート117の図中左端直下近傍の狭い領域)に注入される。
【0035】
図2(b)は、第3のコントロールゲート116下の第3のメモリ領域106cにデータを書き込む際の電子の流れを示す模式図である。
【0036】
このとき、第3のコントロールゲート116は、第2のコントロールゲート群に含まれるため、第1の不純物拡散領域160aに低電圧、第2の不純物拡散領域160bに高電圧を印加する。具体的には、たとえば、図3(b)に示すように、第2の不純物拡散領域160bに印加する電圧値を4.5、第1の不純物拡散領域160aに印加する電圧値を0Vとする。
【0037】
また、対象ゲートである第3のコントロールゲート116に印加する電圧値を12.0Vとする。このとき、第1のコントロールゲート114および第2のコントロールゲート115は、第3のコントロールゲート116よりも第1の不純物拡散領域160a側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。ここで、第1のコントロールゲート114および第2のコントロールゲート115に印加する電圧値をそれぞれ1.5Vおよび3.0Vとする。
【0038】
さらに、第4のコントロールゲート117は、第3のコントロールゲート116よりも第2の不純物拡散領域160b側に位置するため、第3のコントロールゲート116下の第3のメモリ領域106cだけに電子が選択的に注入されるように、第4のコントロールゲート117に印加する電圧値を設定する。第4のコントロールゲート117に印加する電圧値は、たとえば、第3のコントロールゲート116に印加する電圧値の約半分の電圧値とすることができる。ここで、第4のコントロールゲート117に印加する電圧値を6.0Vとする。
【0039】
以上のように設定された電圧値を印加すると、第1の不純物拡散領域160aがソース、第2の不純物拡散領域160bがドレインとなり、電子は第1の不純物拡散領域160aから第2の不純物拡散領域160bの方向に移動する。また、第2のコントロールゲート115と第3のコントロールゲート116との境界でシリコン基板102表面の電位が急上昇するため、上記の説明と同様に、第2のコントロールゲート115下のチャネル領域から第3のコントロールゲート116下に流れ込んだ電子は、急速に加速されて高エネルギー状態に励起され、第3のメモリ領域106cに注入される。
【0040】
このとき、コントロールゲート117直下は強反転状態になっているため、その表面電位は第2の不純物拡散層160bの電位(4.5V)に近い値に固定されている。したがって、コントロールゲート117とその直下のシリコン基板102表面との間の電位差は2V程度以下の低い値になるため、コントロールゲート115とコントロールゲート116との境界近傍で発生したホットエレクトロンは第4のメモリ領域106dには注入されない。同様に、第1のメモリ領域106aや第2のメモリ領域106bへの電子注入も生じない。
【0041】
図2(c)は、第2のコントロールゲート115下の第2のメモリ領域106bにデータを書き込む際の電子の流れを示す模式図である。
【0042】
ここでは、第3のメモリ領域106cにデータを書き込む場合とは逆の電圧印加パターンが設定される。すなわち、第2のコントロールゲート115は、第1のコントロールゲート群に含まれるため、第1の不純物拡散領域160aに高電圧、第2の不純物拡散領域160bに低電圧を印加する。具体的には、たとえば、図3(c)に示すように、第1の不純物拡散領域160aに印加する電圧値を4.5V、第2の不純物拡散領域160bに印加する電圧値を0Vとする。シリコン基板102は接地する。
【0043】
また、対象ゲートである第2のコントロールゲート115に印加する電圧値を12.0Vとする。このとき、第3のコントロールゲート116、および第4のコントロールゲート117は、第2のコントロールゲート115よりも第2の不純物拡散領域160b側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。また、第2のメモリ領域106bだけに電子が選択的に注入されるように、第1のコントロールゲート114に印加する電圧値を設定する。ここで、第1のコントロールゲート114、第3のコントロールゲート116、および第4のコントロールゲート117に印加する電圧値をそれぞれ、6.0V、3.0V、および1.5Vとする。
【0044】
以上のように設定された電圧値を印加すると、上述した第3のメモリ領域106cへの電子注入と同様の機構により、第2のメモリ領域106bに電子が注入される。
【0045】
図2(d)は、第1のコントロールゲート114下の第1のメモリ領域106aにデータを書き込む際の電子の流れを示す模式図である。
【0046】
第1のコントロールゲート114は、第1のコントロールゲート群に含まれるため、第1の不純物拡散領域160aに高電圧、第2の不純物拡散領域160bに低電圧を印加する。具体的には、図3(d)に示すように、第1の不純物拡散領域160aに印加する電圧値を4.5V、第2の不純物拡散領域160bに印加する電圧値を0Vとする。シリコン基板102は接地する。
【0047】
また、対象ゲートである第1のコントロールゲート114に印加する電圧値を12.0Vとする。このとき、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117は、第1のコントロールゲート114よりも第2の不純物拡散領域160b側に位置するため、これらを制御ゲートとして機能させるべく、適切な電圧値を設定する。ここで、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117に印加する電圧値をそれぞれ、3.0V、3.0V、および1.5Vとする。
【0048】
以上のように設定された電圧値を印加すると、上述した第4のメモリ領域106dへの電子注入と同様の機構により、第1のメモリ領域106aに電子が注入される。
【0049】
次に、第3のメモリ領域106cにデータを書き込む場合を例として、第4のコントロールゲート117に印加する電圧の設定手順を説明する。
【0050】
図4は、第3のコントロールゲート116下の第3のメモリ領域106cにデータを書き込む際の不揮発性記憶素子100内の電位分布と電界強度分布に対する第4のコントロールゲート117の電圧VCG4の影響に関するデバイスシミュレーションの結果を示す図である。
【0051】
ここで、第1のコントロールゲート114、第2のコントロールゲート115、および第3のコントロールゲート116に印加する電圧値を、それぞれ、VCG1=1.5V、VCG2=3.0V、およびVCG3=12.0Vとした。また、第2の不純物拡散領域160bおよび第1の不純物拡散領域160aに印加する電圧を、それぞれ、高電圧(4.5V)および低電圧(0V)として、シリコン基板102は接地した。次に、第4のコントロールゲート117に印加する電圧値VCG4を6.0V、8.0V、10.0V、または12.0Vとした。
【0052】
図4(a)は、各コントロールゲートの位置と表面電位との関係に対する第4のコントロールゲート117の電圧VCG4の影響を示す図である。第4のコントロールゲート117に、第3のコントロールゲート116と同様の12.0V(または10.0V)の電圧を印加した場合、第3のコントロールゲート116と第4のコントロールゲート117の表面電位はほぼ同じだった。また、第4のコントロールゲート117に印加する電圧を8.0Vとした場合も、第3のコントロールゲート116と第4のコントロールゲート117の表面電位はほぼ同じだった。第4のコントロールゲート117に印加する電圧を6.0Vとした場合、第2のコントロールゲート115と第3のコントロールゲート116との間の表面電位に差が生じたが、コントロールゲート115とコントロールゲート116の境界近傍における表面電位の傾斜には顕著な変化が生じなかった。
【0053】
図4(b)は、シリコン基板102とその上に形成されたシリコン酸化膜との界面から1nm離れた位置におけるシリコン基板102内の横方向電界強度Exと各コントロールゲートの位置との関係に対する第4のコントロールゲート117の電圧VCG4の影響を示す図である。コントロールゲート115とコントロールゲート116の境界近傍におけるExの値は、VCG4の値に関わらずほとんど差がなかった。
【0054】
図4(c)は、シリコン基板102とその上に形成されたシリコン酸化膜との界面から1nm離れた位置におけるシリコン酸化膜内の縦方向電界強度Eyと各コントロールゲートの位置との関係に対する第4のコントロールゲート117の電圧VCG4の影響を示す図である。第4のコントロールゲート117下の領域のEyは、VCG4が増加するとともに増加し、第3のコントロールゲート116下の領域のEyとの差が少なくなった。VCG4をVCG3と同じ12.0Vとすると、第4のコントロールゲート117下の領域のEyは、第3のコントロールゲート116下の領域のEyとほとんど同じとなった。第3のコントロールゲート116下の第3のメモリ領域106cに電子を選択的に注入するためには、第3のコントロールゲート116下の領域のEyを選択的に高くし、かつ、第4のコントロールゲート117下の縦方向電界強度Eyをできるだけ小さくして、第4のメモリ領域106dへの電子注入を抑制する必要がある。このような観点からは、第4のコントロールゲート117に印加する電圧VCG4を、第3のコントロールゲート116に印加する電圧VCG3よりも低くすることが好ましい。本実施の形態において、第4のコントロールゲート117に印加する電圧VCG4をたとえば6.0Vとすることができる。
【0055】
一方、第4のコントロールゲート117に印加する電圧VCG4を6.0Vよりもさらに低く、たとえばVCG1やVCG2と同様の1.5Vや3.0Vとすると、第4のコントロールゲート117下のシリコン基板102の表面電位が低下するとともに、第3のコントロールゲート116下のシリコン基板102の表面電位も低下することが示された。第3のコントロールゲート116下のシリコン基板102の表面電位が低下すると、第2のコントロールゲート115と第3のコントロールゲート116との境界近傍の電位傾斜、つまり横方向電界強度Exが低下するため、第3のメモリ領域106cに効率よく電子を注入することができなくなる。このような観点からは、第4のコントロールゲート117に印加する電圧は、第3のコントロールゲート116下のシリコン基板102の表面電位を充分高く保てるようにある程度高くすることが好ましい。
【0056】
図5は、各コントロールゲートに印加する電圧を適切に設定した場合の不揮発性記憶素子100内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。図5(a)は、各コントロールゲートの位置と表面電位との関係を示す図である。図5(b)は、各コントロールゲートの位置と、シリコン基板102とその上に形成されたシリコン酸化膜との界面から1nm離れた位置におけるシリコン基板102内の横方向電界強度Exとの関係を示す図である。図5(c)は、各コントロールゲートの位置と、シリコン基板102とその上に形成されたシリコン酸化膜との界面から1nm離れた位置におけるシリコン酸化膜内の縦方向電界強度Eyとの関係を示す図である。
【0057】
図中、「1111」や「1110」等は、4ビットのデータ格納状態を示しており、メモリ領域に電子を注入していない状態(消去状態)を1、メモリ領域に電子を注入した状態(書き込み状態)を0で示している。また、「1111→1110」は、全ビット消去状態にあったメモリセルの第4のメモリ領域106dに電子を注入する書き込み動作を示している。同様に、「1111→1101」は、全ビット消去状態にあったメモリセルの第3のメモリ領域106cに電子を注入する書き込み動作を示している。以下、同様である。
【0058】
第4のコントロールゲート117下の第4のメモリ領域106dに電子を注入する場合(1111→1110)、VCG1=1.5V、VCG2=3.0V、VCG3=3.0V、およびVCG4=12.0Vとした。この結果、第4のコントロールゲート117下の領域の表面電位を第3のコントロールゲート116下の領域の表面電位に比べて高くすることができるとともに、第4のコントロールゲート117下の領域の電界強度ExおよびEyを選択的に高めることができる。
【0059】
また、第3のコントロールゲート116下の第3のメモリ領域106cに電子を注入する場合(1111→1101)、VCG1=1.5V、VCG2=3.0V、VCG3=12.0V、およびVCG4=6.0Vとした。この結果、第3のコントロールゲート116下の領域の表面電位を第2のコントロールゲート115下の領域の表面電位に比べて高くすることができるとともに、第3のコントロールゲート116下の領域の電界強度ExおよびEyを選択的に高めることができる。これにより、第3のメモリ領域106cに選択的に電子を注入することができる。
【0060】
次に、図6を参照して、上記(c)工程および(d)工程を説明する。
4ビットのメモリ領域に記憶可能なデータコードは、電子が注入されていない状態を「1」、電子が注入された状態を「0」とすると、「1111」、「1110」、「1101」、「1100」、「0110」、「0101」、「1001」、「0100」、「1000」、「0111」、「1011」、「0011」、「1010」、「0010」、「0001」、「0000」の16種類がある。図6に示すように、これらのうち、「0111」、「1011」、「0011」、「1010」、「0010」、および「0001」は、それぞれ「1111」、「1110」、「1101」、「0101」、「0100」、および「1000」と左右対称であるので、左右対称の電位を印加すればよい。つまり、第1の不純物拡散領域160aと第2の不純物拡散領域160bに印加する電圧配置を逆転、4本のコントロールゲート114〜117に印加する電圧配置を左右逆転させればよい。そこで、「0111」、「1011」、「0011」、「1010」、「0010」、および「0001」を除いた9種類のデータコードの生成方法について、以下に説明する。
【0061】
図7は、上記9種類のデータコードと、各メモリ領域への電子の注入手順とを示す図である。
ここで、第1の不純物拡散領域160aに印加する電圧値をV、第2の不純物拡散領域160bに印加する電圧値をVとする。いずれの場合も初期状態は全消去状態「1111」である。
【0062】
たとえば、データコード「1100」を生成する場合、第3のメモリ領域106cおよび第4のメモリ領域106dへの電子の注入が必要になる。この場合、第4のメモリ領域106dに電子を注入して「1110」を生成した後に第3のメモリ領域106cに電子を注入して「1110」→「1100」とする方法、および第3のメモリ領域106cに電子を注入して「1101」を生成した後に第4のメモリ領域106dに電子を注入して「1101」→「1100」とする方法がある。つまり、1111→1110→1100と、1111→1101→1100という2つの電子注入手順が考えられるが、いずれの手順を用いた場合にも、前者における第4のメモリ領域、または後者における第3のメモリ領域は、一回目の電子注入段階で書き込み状態になっている。従って、2回目の電子注入段階(前者の1110→1100、あるいは後者の1101→1100)において、1回目の電子注入段階と同じようにソースサイド注入の特徴を活かしつつ、かつ、書き込み電流を所望の値に制御するためには、コントロールゲートに印加する電圧の値は、各メモリ領域の書き込み状態を考慮して最適化しなければならない。
【0063】
上記の2つの電子注入手順のいずれを選択することも可能であるが、本実施の形態においては、後者の方法(1111→1101→1100)を用いる例を示す。
【0064】
また、たとえばデータコード「0100」を生成する場合、第1のメモリ領域106a、第3のメモリ領域106c、および第4のメモリ領域106dへの電子の注入が必要になる。この場合も種々の手順が考えられる。たとえば、「1111」→「1101」→「1100」→「0100」という順番で3段階の書き込み動作を行うことができる。
【0065】
その他、たとえば、データコード「0110」を生成する場合は、「1111」→「1110」→「0110」の順、データコード「0101」を生成する場合は、「1111」→「1101」→「0101」の順、データコード「1001」を生成する場合は、「1111」→「1101」→「1001」の順、データコード「1000」を生成する場合は、「1111」→「1101」→「1100」→「1000」の順、データコード「0000」を生成する場合は、「1111」→「1101」→「1100」→「1000」→「0000」の順とすることができる。以上は例示であり、異なる手順で行うこともできる。
【0066】
図8は、4ビット/セルにおけるデータコードの変化とそのときに各コントロールゲートに印加する電圧値との関係を示す図である。
上述したデータコードを生成するための書き込み動作において各電極に印加する電圧の値の例を示している。各電圧値は、書き込み電流値などの設計仕様によって変化する。ここでは、各書き込み動作における書き込み電流値を1μA/セル程度とした場合の例を示している。あるメモリ領域に電子を注入する際に、他のメモリ領域に電子が捕獲されているか否かに応じて、各コントロールゲートに印加する電圧値を適宜設定する必要があるため、4つのコントロールゲートへの印加電圧の値は、デバイスシミュレーターを用いて決定した。このように、書き込み動作前後のメモリセルの電子蓄積状態に応じて、電圧値を最適化しておくことにより、電子注入の各段階の低消費電力化と書き込み速度の高速化を実現することができる。
【0067】
ここで、第1のコントロールゲート114、第2のコントロールゲート115、第3のコントロールゲート116、および第4のコントロールゲート117に印加する電圧値を、それぞれ、VCG1、VCG2、VCG3、およびVCG4とする。
【0068】
なお、いずれの場合も、各電圧値は以下のように設定される。
・第4のメモリ領域106dに電子を注入する場合:VCG1≦VCG2≦VCG3≪VCG4
・第3のメモリ領域106cに電子を注入する場合:VCG1≦VCG2≦VCG4≪VCG3
ここで、VCG4≒(1/2)VCG3とすることにより、第4のメモリ領域106dへの電子注入を抑制し、第3のメモリ領域106cだけに選択的に電子を注入することができる。
【0069】
以上のように、各データコードに対する電子の注入手順を、予め設定しておき、その設定にしたがって電子を注入することにより、所望のデータコードを生成することができる。
【0070】
図9は、本実施の形態における複数の不揮発性記憶素子が複数配置されたメモリセルアレイである不揮発性記憶装置の構成を示す図である。
不揮発性記憶装置300は、各メモリセルにおいて、第1の不純物拡散領域160aが、同一列のメモリセルに共有される複数のソース線のいずれかに接続され、第2の不純物拡散領域160bが、同一行のメモリセルに共有される複数のビット線のいずれかに接続され、4個のコントロールゲートが、それぞれ、同一行のメモリセルに共有される複数のゲート線のいずれかに接続された構成を有する。
【0071】
このような構成の不揮発性記憶装置300の制御方法は、データを書き込む対象の対象メモリセルを選択する工程と、対象メモリセルに含まれる第1の不純物拡散領域160aおよび第2の不純物拡散領域160b、ならびに4個のコントロールゲートに所定の電圧が印加されるとともに、他のメモリセルに含まれるメモリ領域に電子が注入されないように、複数のビット線、複数のソース線、および複数のゲート線に印加する電圧値をそれぞれ設定する工程と、複数のビット線、複数のソース線、および複数のゲート線に、設定された電圧値を印加する工程とを含む。以下、具体的に説明する。
【0072】
図9(a)に示したように、不揮発性記憶装置300は、複数のメモリセルと、複数のビット線BL1、BL2、およびBL3、複数のソース線SL1およびSL2、ならびに複数のゲート線202〜222を含む。
【0073】
各メモリセルの第2の不純物拡散領域160bはビット線BL1〜BL3のいずれかに接続され、第1の不純物拡散領域160aはソース線SL1およびSL2のいずれかに接続される。ゲート線202〜224は、それぞれ、図中縦方向に同列に並べられたメモリセル間で共有される。
【0074】
以下、図中破線で囲った不揮発性記憶素子100について説明する。
不揮発性記憶素子100の第2の不純物拡散領域160bは、接点B2において、ビット線BL2と接続される。不揮発性記憶素子100の第1の不純物拡散領域160aは、接点C2において、ソース線SL2と接続される。さらに、不揮発性記憶素子100のコントロールゲートは、ゲート線210〜216に接続される。
【0075】
不揮発性記憶素子100が、データを書き込む対象の対象メモリセルとして選択されるとともに、不揮発性記憶素子100のゲート線212がデータ書き込み対象として選択された場合、以下のように各電圧値が設定される。
【0076】
図9(a)に示したように、第1の不純物拡散領域160aが低電位、第2の不純物拡散領域160bが高電位となるように、ビット線BL2に高電圧(4.5V)、ソース線SL2に低電圧(0V)を印加するように設定する。他のビット線BL1およびBL3には、低電圧(0V)が印加される。他のソース線SL1にも低電圧(0V)が印加される。また、不揮発性記憶素子100に接続されたゲート線210〜216には、それぞれ図3を参照して説明したように、所定の電圧が印加される。具体的には、書き込み対象の第3のメモリ領域106c上のゲート線212(CG3)には12V、ゲート線210(CG4)には6V、ゲート線214(CG2)および216(CG1)にはそれぞれ3Vおよび1.5Vが印加される。また、不揮発性記憶素子100に接続されていないゲート線202〜208、および218〜224は接地される。これにより、複数のメモリセルのうち、目的の不揮発性記憶素子100の目的の第3のメモリ領域106cにデータを書き込むことができる。
【0077】
一方、不揮発性記憶素子100が、データを書き込む対象の対象メモリセルとして選択されるとともに、不揮発性記憶素子100のゲート線214がデータ書き込み対象として選択された場合、以下のように各電圧値が設定される。
【0078】
図9(b)に示したように、第1の不純物拡散領域160aが高電位、第2の不純物拡散領域160bが低電位となるように、ビット線BL2に低電圧(0V)、ソース線SL2に高電圧(4.5V)を印加するように設定する。他のビット線BL1およびBL3には、高電圧(4.5V)が印加される。他のソース線SL1には低電圧(0V)が印加される。また、不揮発性記憶素子100に接続されたゲート線210〜216には、それぞれ図3を参照して説明したように、所定の電圧が印加される。具体的には、書き込み対象の第2のメモリ領域106b上のゲート線214(CG2)には12V、ゲート線216(CG1)には6V、ゲート線212(CG3)および210(CG4)にはそれぞれ3Vおよび1.5Vが印加される。また、不揮発性記憶素子100に接続されていないゲート線202〜208、および218〜224は接地される。
【0079】
以上のような制御方法により、複数のメモリセルのうち、目的の不揮発性記憶素子100の目的の第2のメモリ領域106bにデータを書き込むことができる。
【0080】
なお、目的のメモリセルの目的のメモリ領域にデータを書き込むための電圧印加パターンは、以上で説明した手順に従い、予め最適設定しておくことができる。この場合、選択されたメモリセルおよびメモリ領域に応じて、各ビット線、ソース線、およびゲート線に予め設定された電圧印加パターンを印加する。
【0081】
次に、各メモリ領域に書き込んだデータを読み出す手順を説明する。
本実施の形態において、各メモリ領域106a〜106dからデータを読み出す場合、読み出し対象のメモリ領域に近い方の第1の不純物拡散領域160aまたは第2の不純物拡散領域160bを接地してソースとし、他方をドレインとして1V程度の電圧を印加する。次に、読み出し対象のメモリ領域を除く三つのメモリ領域のコントロールゲートに、データ書き込み状態を相殺できる程度の電圧(例えば5V)を印加して、各領域をオン状態にする。最後に、読み出し対象のメモリ領域のコントロールゲートに、この領域の消去状態における閾値電圧より高く、かつ上記三つのメモリ領域のコントロールゲートに印加した電圧よりは充分低い電圧(例えば1.5V)を印加する。読み出し対象のメモリ領域が消去状態であれば、ソースからドレインに所望の電子流が流れるが、読み出し対象のメモリ領域が書き込み状態であればこの電子流が流れないため、読み出し対象のメモリ領域の書き込み状態を判定することができる。以上の操作を各メモリ領域に対して実行することによって、一つのデータコードを認識できる。
ここで、読み出し時には、4個のコントロールゲートを、第1の不純物拡散領域160a側のn/2個の第1のコントロールゲート群と第2の不純物拡散領域160b側のn/2個の第2のコントロールゲート群に分割し、読み出し対象のメモリ領域と対を成すコントロールゲートが第1のコントロールゲート群に含まれる場合に、第1の不純物拡散領域160aを接地してソースとするとともに第2の不純物拡散領域160bに読み出し電圧を印加してドレインとし、また読み出し対象のメモリ領域と対を成すコントロールゲートが第2のコントロールゲート群に含まれる場合に、第1の不純物拡散領域160aに読み出し電圧を印加してドレインとするとともに第2の不純物拡散領域160bを接地してソースとする。この状態で、読み出し対象のメモリ領域と対を成すコントロールゲート以外のコントロールゲートに所定の電圧を印加して、それらの領域をオンとするとともに、読み出し対象のメモリ領域と対を成すコントロールゲートに他のコントロールゲートよりも低い電圧を印加する。このようにして、ソースからドレインに電子流が流れるか否かに基づき、読み出し対象のメモリ領域が消去状態であるか否かを判定することができる。
【0082】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【0083】
不揮発性記憶素子100の構成は、実施の形態で説明したものに限られず、種々の形状、構成とすることができる。
【0084】
また、以上の実施の形態では、n=4の場合を例として説明したが、不揮発性記憶素子100がさらに多くのコントロールゲートを含む場合も、同様にすることができる。図11(a)は、不揮発性記憶素子100が8個のメモリ領域およびこれらと対を成す8個のコントロールゲートを含む構成を示す図である。図11(b)は、不揮発性記憶素子100が4個のコントロールゲートを含む構成を示す図である。
【0085】
不揮発性記憶素子100が8個のコントロールゲートを含む場合、CG’1、CG’2、CG’3、およびCG’4が第1のコントロールゲート群、CG’5、CG’6、CG’7、およびCG’8が第2のコントロールゲート群に分割される。たとえばCG’5に電子を注入する場合は、第1の不純物拡散領域160aが低電位、第2の不純物拡散領域160bが高電位に設定される。また、CG’1には、不揮発性記憶素子100が4個のコントロールゲートを含む場合にCG3に電子を注入する際にCG1に印加されるのと同様の電圧が印加される。さらに、CG’2、CG’3、およびCG’4には、図11(b)のCG2と同様の電圧が、CG’6、CG’7、およびCG’8には、図11(b)のCG4と同様の電圧が印加される。これによっても、目的のメモリ素子に電子を注入することができる。
【図面の簡単な説明】
【0086】
【図1】本発明の実施の形態における不揮発性記憶素子の構成を示す断面図である。
【図2】複数のコントロールゲートのいずれかの下のメモリ領域にデータを書き込む際の電子の流れを示す模式図である。
【図3】図2に対応する回路図である。
【図4】内側のコントロールゲート下のメモリ領域にデータを書き込む際の不揮発性記憶素子内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。
【図5】各コントロールゲートに印加する電圧を適切に設定した場合の不揮発性記憶素子内の電位分布と電界強度分布に関するデバイスシミュレーションの結果を示す図である。
【図6】4ビット/セルにおけるデータコードを示す図である。
【図7】メモリセルに書き込むデータコードと、各メモリ領域への電子の注入手順とを示す図である。
【図8】色々なデータコード生成手順とそのときに各コントロールゲートに印加する電圧値との関係を示す図である。
【図9】本発明の実施の形態における不揮発性記憶素子が複数配置されたメモリセルアレイである不揮発性記憶装置の構成を示す図である。
【図10】従来の不揮発性記憶装置の回路図である。
【図11】不揮発性記憶素子が8ビット/セルである場合の構成を示す断面模式図である。
【符号の説明】
【0087】
100 不揮発性記憶素子
102 シリコン基板
106a 第1のメモリ領域
106b 第2のメモリ領域
106c 第3のメモリ領域
106d 第4のメモリ領域
114 第1のコントロールゲート
115 第2のコントロールゲート
116 第3のコントロールゲート
117 第4のコントロールゲート
136 絶縁膜
137 金属配線
138 金属配線
160a 第1の不純物拡散領域
160b 第2の不純物拡散領域
202〜224 ゲート線
300 不揮発性記憶装置




 

 


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