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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27314(P2007−27314A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−205676(P2005−205676)
出願日 平成17年7月14日(2005.7.14)
代理人 【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
発明者 山本 寛
要約 課題

配線間の絶縁性を確保できるような配置配線を行う。

解決手段
特許請求の範囲
【請求項1】
所定の電圧が供給される第1の配線と、
前記所定の電圧を超える電圧となることのある第2の配線と、
前記所定の電圧以下の電圧にしかならない第3の配線と、
を含み、
半導体集積回路装置中の同一配線層内において、前記第2の配線と前記第3の配線との間に前記第1の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
【請求項2】
所定の電圧が供給される第1の配線と、
前記所定の電圧以上の電圧にしかならない第2の配線と、
前記所定の電圧を下回る電圧となることのある第3の配線と、
を含み、
半導体集積回路装置中の同一配線層内において、前記第2の配線と前記第3の配線との間に前記第1の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
【請求項3】
請求項1または2記載の半導体集積回路装置の全配線領域において、前記第1の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
【請求項4】
請求項1または2記載の半導体集積回路装置における複数の配線領域内のそれぞれにおいて、前記第1の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
【請求項5】
第1の電圧が供給される第1の配線と、
第2の電圧が供給される第2の配線と、
前記第1の電圧以下且つ前記第2の電圧以上の電圧範囲しか取らない第3の配線と、
前記第1の電圧を超える電圧が供給されることのある第4の配線と、
前記第2の電圧を下回る電圧が供給されることのある第5の配線と、
を含む半導体集積回路装置において、
同一配線層内では、前記第3の配線と前記第4の配線との間に前記第1の配線が介在し、前記第3の配線と前記第5の配線との間に前記第2の配線が介在する構成であることを特徴とする半導体集積回路装置。
【請求項6】
前記第1および第2の配線は、それぞれ第1および第2の電源配線であって、
前記第4および第5の配線は、それぞれ第1および第2の基板電位配線であることを特徴とする請求項5記載の半導体集積回路装置。
【請求項7】
請求項5記載の半導体集積回路装置の全配線領域において、前記第1の配線が介在し、前記第2の配線が介在する構成であることを特徴とする半導体集積回路装置。
【請求項8】
請求項5記載の半導体集積回路装置における複数の配線領域内のそれぞれにおいて、前記第1の配線が介在し、前記第2の配線が介在する構成であることを特徴とする半導体集積回路装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置に係り、特に多電源の配線を有する半導体集積回路装置に係る。
【背景技術】
【0002】
近年、携帯電話機等に使用される半導体集積回路装置では、消費電力の削減が重要視されている。半導体集積回路装置の消費電力を削減する方法のひとつとして基板バイアスを制御する方法がある。ここで、基板バイアスは、トランジスタの基板に形成されたウェル(トランジスタのバックゲート)に対する電圧印加のことである。例えばトランジスタの動作時においては、順方向基板バイアス(ゲートとバックゲート間の電位差を小さくする)をかけて、トランジスタのチャネルにおいて電流を流れやすくして、動作の高速化を図っている。一方、トランジスタの停止時においては、逆方向基板バイアス(ゲートとバックゲート間の電位差を大きくする)をかけて、電流のリークを少なくし、消費電力を削減する。このような基板バイアスは、通常の電源配線とは別に配設された基板バイアス制御用の配線を介して供給される。また、基板バイアス制御用の配線は、特に逆方向基板バイアス印加時に電源電圧より高い電位あるいは接地電圧より低い電位となりえる。
【0003】
ところで、装置の高機能化、多様化に伴い、半導体集積回路装置の高集積度が図られ、半導体集積回路装置における配線の密度も高められている。既存の配置配線処理にあっては、所定の最小間隔を維持するように配置配線がなされる。すなわち、基板バイアス制御を行わない場合、最大で通常の電源と接地間の電位がかかっても、信頼性等を確保するのに最低限必要な配線間隔を所定の最小間隔として配置配線されるように設計装置による設計方法がなされる。また一方で、自動配線ツールに各配線の電位を認識させ、配線間の電位差に応じて配線間隔を変えることで、配線間の絶縁性を確保する設計方法が特許文献1に開示されている。この方法は、配線のネットの電位を特定したネットリストデータを入力し、各ネット間の電位差に対応した配線間隔に基づいて配線レイアウトデータを作成するものである。
【0004】
【特許文献1】特開2003−31664号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
例えば先に述べたような基板バイアス制御用の配線では、隣接配線間との電位差が問題となる。すなわち、基板バイアス制御用の配線の電位は、通常の電源の電位よりも高く、あるいは接地の電位よりも低くなりうる。したがって、所定の最小間隔で配置配線すると配線間の電位勾配が既存の配置配線処理における設定値よりも大きくなり、特に最近の微細化の一層進んだ半導体集積回路装置では、絶縁性の確保が難しくなって信頼性の低下が懸念される。
【0006】
そこで、どのような電位差の配線が隣接しても充分な絶縁性が確保できるように、配線間の最小間隔d0を定めて配置配線することが考えられる。具体的には、図6に示すように基板バイアス制御用の配線110と通常の配線111、あるいは配線111同士の配線間隔を最小間隔d0として配線する。この場合、お互いの電位差が小さい配線間については過剰な間隔が取られることで、配線リソースが減少し、チップサイズが大きくなってしまう虞がある。
【0007】
一方、図7に示すように配線の最小間隔d1を図6の最小間隔d0よりも狭く設定し、自動配線ツールによって配置配線する。そして、配置された配線の内で充分な絶縁性が確保できないほど配線間の電位差が大きくなる配線111aについては、人手によって配線をし直す(位置をずらす等)ことで配線間の絶縁性を確保する方法がある。この方法によれば、過剰な配線間隔が取られることでチップサイズが大きくなってしまう虞は生じない。しかしながら、自動配線ツールによって配置配線した結果に対して人手が介入し、修正を行うために設計工数が大幅に増加してしまうという問題がある。
【0008】
また、特許文献1の設計方法によっても、電位を特定したネットリストデータを用意したり、電位差に応じた配線間隔の指定方法が必要になったりしてしまう。すなわち、特別な設計データや設計環境が必要となり、既存の自動配線ツールによって単に配置配線することでは設計することが困難である。
【課題を解決するための手段】
【0009】
本発明の一つのアスペクトに係る半導体集積回路装置は、所定の電圧が供給される第1の配線と、所定の電圧を超える電圧となることのある第2の配線と、所定の電圧以下の電圧にしかならない第3の配線と、を含み、半導体集積回路装置中の同一配線層内において、第2の配線と第3の配線との間に第1の配線が介在するように配置配線されている。
【0010】
本発明の他のアスペクトに係る半導体集積回路装置は、所定の電圧が供給される第1の配線と、所定の電圧以上の電圧にしかならない第2の配線と、所定の電圧を下回る電圧となることのある第3の配線と、を含み、半導体集積回路装置中の同一配線層内において、第2の配線と第3の配線との間に第1の配線が介在するように配置配線されている。
【0011】
本発明のさらに他のアスペクトに係る半導体集積回路装置は、第1の電圧が供給される第1の配線と、第2の電圧が供給される第2の配線と、第1の電圧以下且つ第2の電圧以上の電圧範囲しか取らない第3の配線と、第1の電圧を超える電圧が供給されることのある第4の配線と、第2の電圧を下回る電圧が供給されることのある第5の配線と、を含む半導体集積回路装置において、同一配線層内では、第3の配線と第4の配線との間に第1の配線が介在し、第3の配線と第5の配線との間に第2の配線が介在する構成である。
【発明の効果】
【0012】
本発明によれば、配置配線における設計工数が増大することなしに、配線間の絶縁性を確保できるような配置配線を行うことができる。
【発明を実施するための最良の形態】
【0013】
図1は、本発明の実施形態に係る半導体集積回路装置における配線を模式的に示す図である。図1において半導体集積回路装置は、同一配線層内において、所定の電圧が供給される第1の配線11と、所定の電圧を超える電圧となることのある第2の配線12と、所定の電圧以下の電圧にしかならない第3の配線13と、を含む。あるいは、所定の電圧が供給される第1の配線11と、所定の電圧を下回る電圧となることのある第2の配線12と、所定の電圧以上の電圧にしかならない第3の配線13と、を含む。そして、第2の配線12と第3の配線13との間に第1の配線11が介在するようにそれぞれの配線が配線間隔dで配置配線されている。
【0014】
ここで例えば、半導体集積回路装置がCMOS回路で構成され、所定の電圧がGND線の電位であって、配線11がGND線と同電位である配線とすれば、配線13が通常の配線であり、配線12がNMOSトランジスタのバックゲート電極に基板バイアス電圧を供給する配線に相当する。また、所定の電圧が正の電位となる電源線の電位であって、配線11が電源線と同電位である配線とすれば、配線12がPMOSトランジスタのバックゲート電極に基板バイアス電圧を供給する配線であり、配線13が通常の配線に相当する。なお、ここで通常の配線とは、電源線、GND線、および基板バイアス供給用配線を除く配線であって、GND線の電位以上で電源線の電位以下となる配線である。
【0015】
このような配線構造の半導体集積回路装置は、同一配線層内における配線に際し、自動配線ツールを用い、以下のような手順(A)〜(C)によって配線がなされる。
(A)配線12の配置配線を行う。
(B)配線13が間に配線されないように所定の配線間隔dで配線12に隣接して配線11の配置配線を行う。
(C)配線13の配置配線を行う。
【0016】
以上のような手順で配置配線された半導体集積回路装置では、予め電位差の少ないことが分かっている配線11が配線12に常に隣接するように配線される。したがって、配線12との電位差が大きくなる可能性のある配線13が配線12に直接的に隣接することがない。このような配線配置の結果、配線間の絶縁性を充分確保できるような配線がなされることとなる。また、このような配置配線は、既存の自動配線ツールによって設計がなされ、人手が介入して配線をし直する必要がないため、配置配線における設計工数が増大することがない。
【実施例1】
【0017】
図2は、本発明の第1の実施例に係る半導体集積回路装置の配置配線を模式的に示す図である。図2において、チップ20は、その周辺部に入力バッファ、出力バッファあるいは電源バッファ等のインタフェースブロック21を配し、中央部に基板バイアス供給用配線が配線される基板領域24が存在する。インタフェースブロック21には、外部からNMOSトランジスタのバックゲート電極に基板バイアス電圧を供給するVpw供給バッファ22と、接地電圧を与えるGND供給バッファ23とを含む。基板領域24は、Vpw配線とGND配線とが分配されて配線される領域であって、基板領域24内の一つの金属層(配線層)において、横方向(X方向)にVpw配線25と、Vpw配線25の両側に隣接して他の配線が配線されないように保護するためのGND配線26とが配置される。また、基板領域24内の他の金属層において、縦方向(Y方向)に、Vpw配線27と、Vpw配線27の両側に隣接して他の配線が配線されないように保護するためのGND配線28とが配置される。さらに、Vpw配線25とVpw配線27とは、不図示のビア等を介して接続され、Vpw供給バッファ22にも配線される。GND配線26とGND配線28は、不図示のビア等を介して接続され、GND供給バッファ23にも配線される。
【0018】
このような構造の半導体集積回路装置の基板領域24では、GND配線26、28が介在することでVpw配線25、27との電位差が大きくなる可能性のある配線がVpw配線25、27に直接的に隣接することがない。したがって、配線間の絶縁性を充分確保できるような配置配線がなされることとなる。
【0019】
図2に示す例では、チップ20の大部分を占める基板領域24において、配線の分配構造を呈する例であるが、必ずしもこれにこだわる必要はない。例えば、基板内の複数の領域においてそれぞれ配線の分配構造を形成するようにしてもよい。図3は、複数の基板領域においてそれぞれ配線の分配構造を有する半導体集積回路装置を模式的に示す図である。図3において、チップ20aは、Vpw配線とGND配線との分配構造を有する基板領域24a、24bを有し、それぞれの領域において、図2で示したのと同様に、Vpw配線との電位差が大きくなる可能性のある配線に対し、GND配線が介在することでVpw配線に直接的に隣接することがないように配線される。
【0020】
以上の説明では、説明の簡単のためにVpw配線とGND配線との分配構造についてのみ述べた。しかし、これに限定されることなく、PMOSトランジスタのバックゲート電極に基板バイアス電圧を供給する配線について、両側に隣接して電源の配線を配置する基板領域を設けてもよい。この基板領域は、先に説明した基板領域と同一とし、あるいは異なって設けるようにしてもよい。
【実施例2】
【0021】
次に、セルベースのトランジスタ領域における配置配線に適用した例について説明する。図4は、本発明の第2の実施例に係る半導体集積回路装置の構造を模式的に示す図である。図4において、2入力NANDゲートとなるスタンダードセル30の構成を示し、スタンダードセル30に対して基板バイアス制御用の配線であるVnw配線35とVpw配線37とが供給されている。
【0022】
スタンダードセル30は、半導体基板上にNウェル31とPウェル34とが形成される構造上に存在する。Nウェル31には、P+拡散領域32a、N+拡散領域33aとが形成され、Pウェル34には、N+拡散領域33b、P+拡散領域32bとが形成されている。P+拡散領域32aとN+拡散領域33bとの上部には、絶縁層を介して金属配線42aに接続されるポリシリコン等のゲート電極41aと、絶縁層を介して金属配線42bに接続されるポリシリコン等のゲート電極41bとが存在する。金属配線42aと金属配線42bとは、2入力NANDゲートのそれぞれの入力端となる。Nウェル31の上部には、絶縁層を介して配線されるVDD配線36aがコンタクトを介してP+拡散領域32aの左右端に接続される。一方、Pウェル34の上部には、絶縁層を介して配線されるGND配線38aがコンタクトを介してN+拡散領域33bの左端に接続される。P+拡散領域32aのゲート電極41a、41bに挟まれる中央部と、N+拡散領域33bの右端とは、出力電極配線43で接続され、2入力NANDゲートの出力端となる。
【0023】
VDD配線36aに供給される電源電圧より高くなりえるPMOSトランジスタ基板バイアス電源は、Vnw配線35からコンタクト40を介してN+拡散領域33aに供給され、Nウェル31に与えられる。Vnw配線35にVDD配線36aよりも低い電圧(順方向基板バイアス)を印加することで、P+拡散領域32aに構成されるトランジスタのチャネルにおいて電流を流れやすくする。一方、Vnw配線35の電位をVDD配線36aの電位より高くすることで、トランジスタの停止時において、Nウェル31に逆方向基板バイアスを与えて、電流のリークを少なくしている。
【0024】
一方、GND配線38aに供給される接地電圧より低くなりえるNMOSトランジスタ基板バイアス電源は、Vpw配線37からコンタクト40を介してP+拡散領域32bに供給され、Pウェル34に与えられる。Vpw配線37とGND配線38aとを同電位とすることで、N+拡散領域33bに構成されるトランジスタの動作時においては、基板バイアスを順方向にかけて、トランジスタのチャネルにおいて電流を流れやすくする。一方、Vpw配線37の電位をGND配線36aの電位より低くすることで、トランジスタの停止時において、Pウェル34に基板バイアスを与えて、電流のリークを少なくしている。
【0025】
ここでVnw配線35の両側にはそれぞれ隣接してVDD配線36a、36bが配置される。また、Vpw配線37の両側にはそれぞれ隣接してGND配線38a、38bが配置される。
【0026】
以上のような構成のスタンダードセル30では、Vnw配線35との電位差が大きくなる可能性のある配線に対し、VDD配線36a、36bが介在することでVnw配線35に直接的に隣接することがない。また、Vpw配線37との電位差が大きくなる可能性のある配線に対し、GND配線38a、38bが介在することでVpw配線37に直接的に隣接することがない。したがって、基板バイアス制御用の配線であるVnw配線35およびVpw配線37に関し、配線間の絶縁性を充分確保できるような配置配線がなされている。
【0027】
次に、セルベースのトランジスタ領域における配置配線に適用した他の例について説明する。図5は、本発明の第2の実施例に係る半導体集積回路装置の他の構造を模式的に示す図である。図5において、スタンダードセル30aとスタンダードセル30bとの間に電源供給用セル50が配置される。スタンダードセル30a、30bは、図4で示したスタンダードセル30の構成からVnw配線35、VDD配線36b、Vpw配線37、GND配線38b、N+拡散領域33a、P+拡散領域32bを省いた構成となっているが、その他の構成は同一である。
【0028】
電源供給用セル50において、Vnw配線35aは、VDD配線36c、36dで両側を隣接して挟まれ、VDD配線36aと直交して絶縁層を介してVDD配線36aの上部に配線される。また、Vnw配線35aは、Nウェル31内に形成されるN+拡散領域33cにコンタクトを介して接続され、Nウェル31に正の基板バイアス電圧を供給する。なお、VDD配線36c、36dは、ビアを介してVDD配線36aと接続される。一方、Vpw配線37aは、GND配線38c、38dで両側を隣接して挟まれ、GND配線38aと直交して絶縁層を介してGND配線38aの上部に配線される。また、Vpw配線37aは、Pウェル34内に形成されるP+拡散領域32cにコンタクトを介して接続され、Pウェル34に負の基板バイアス電圧を供給する。なお、GND配線38c、38dは、ビアを介してGND配線38aと接続される。
【0029】
このような構造の電源供給用セル50では、図4で説明したのと同様にVnw配線35aとの電位差が大きくなる可能性のある配線は、VDD配線36c、36dが介在することでVnw配線35aに直接的に隣接することがない。また、Vpw配線37aとの電位差が大きくなる可能性のある配線は、GND配線38c、38dが介在することでVpw配線37aに直接的に隣接することがない。したがって、基板バイアス制御用の配線であるVnw配線35aおよびVpw配線37aに関し、配線間の絶縁性を充分確保できるような配置配線がなされている。
【図面の簡単な説明】
【0030】
【図1】本発明の実施形態に係る半導体集積回路装置における配線を模式的に示す図である。
【図2】本発明の第1の実施例に係る半導体集積回路装置の配置配線を模式的に示す図である。
【図3】複数の基板領域においてそれぞれ配線の分配構造を有する半導体集積回路装置を模式的に示す図である。
【図4】本発明の第2の実施例に係る半導体集積回路装置の構造を模式的に示す図である。
【図5】本発明の第2の実施例に係る半導体集積回路装置の他の構造を模式的に示す図である。
【図6】従来の半導体集積回路装置における配線を模式的に示す図である。
【図7】従来の半導体集積回路装置における配線を模式的に示す他の図である。
【符号の説明】
【0031】
11、12、13 配線
20、20a チップ
21 インタフェースブロック
22 Vpw供給バッファ
23 GND供給バッファ
24、24a、24b 基板領域
25、27 Vpw配線
26、28 GND配線
30、30a、30b スタンダードセル
31 Nウェル
32a、32b、32c P+拡散領域
33a、33b、33c N+拡散領域
34 Pウェル
35、35a Vnw配線
36a、36b、36c、36d VDD配線
37、37a Vpw配線
38a、38b、38c、38d GND配線
40 コンタクト
41a、41b ゲート電極
42a、42b 金属配線
43 出力電極配線
44 ビア
50 電源供給用セル




 

 


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