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発明の名称 インピーダンス制御回路およびインピーダンス制御方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−6277(P2007−6277A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−185524(P2005−185524)
出願日 平成17年6月24日(2005.6.24)
代理人 【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
発明者 栗栖 正和
要約 課題
ノイズが大きい環境下で、高精度なインピーダンス調整を可能ならしめ,かつその回路規模が小さくコストパフォーマンスに優れるインピーダンス制御回路およびインピーダンス制御方法を提供する。

解決手段
第1のバイナリカウンタ(nビット)と,第2のバイナリカウンタ(n+kビット)と,タイミング制御回路とを備える。第1のバイナリカウンタは、整合回路のレプリカにnビットのインピーダンス制御コードを順次送出する。第2のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が1となる回数をカウントする。タイミング制御回路は、この一連の制御を2回繰り返して行い、第2のバイナリカウンタの上位nビット出力を取り込む。そして、上位nビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。
特許請求の範囲
【請求項1】
クロック信号をカウントして、整合回路のレプリカに第1インピーダンス制御信号として送信する第1バイナリカウンタと、
前記クロック信号に同期して、前記第1インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、前記比較結果信号が規定状態を示す回数をカウントしてカウント信号を出力する第2バイナリカウンタと、
前記第2バイナリカウンタから出力された前記カウント信号の所定の上位ビット部分を第2インピーダンス制御信号として取り込み、前記整合回路に送信するタイミング制御回路と
を具備するインピーダンス制御回路。
【請求項2】
請求項1に記載のインピーダンス制御回路において、
前記第1バイナリカウンタは、nビット(n;3以上の整数)の第1インピーダンス制御信号を送信し、
前記第2バイナリカウンタは、n+kビット(n;3以上の整数、k;1以上の整数)のカウント信号を生成するインピーダンス制御回路。
【請求項3】
請求項2に記載のインピーダンス制御回路において、
前記タイミング制御回路は、前記第1バイナリカウンタに、オール0からオール1までのインクリメント又はオール1からオール0までのデクリメントを2回繰り返すように制御信号を出力し、前記第2バイナリカウンタの前記カウント信号の上位nビットを取り込んで第2インピーダンス制御信号とし、前記整合回路に送信するインピーダンス制御回路。
【請求項4】
請求項1から3までのいづれか一項に記載のインピーダンス制御回路において、
前記第1バイナリカウンタは、前記クロック信号に同期して、前記第1のバイナリカウンタのスイープを、オール0からオール1までインクリメントして前記整合回路のレプリカに前記第1インピーダンス制御信号を送信し、
さらに、前記クロック信号に同期して、前記第1のバイナリカウンタのスイープを、オール1からオール0までデクリメントして前記整合回路のレプリカに前記第1インピーダンス制御信号を送信するインピーダンス制御回路。
【請求項5】
請求項1から4までのいづれか一項に記載のインピーダンス制御回路と、
前記整合回路と、
前記整合回路のレプリカと、
前記第1インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧とを比較するための比較器と
を具備したインピーダンス制御システム。
【請求項6】
請求項1から4までのいづれか一項に記載のインピーダンス制御回路を半導体基板上に形成した半導体装置。
【請求項7】
請求項1から4までのいづれか一項に記載のインピーダンス制御回路を備えたSerDes(Serializer/Deserializer)ドライバ装置。
【請求項8】
請求項1から4までのいづれか一項に記載のインピーダンス制御回路を備えたSerDes(Serializer/Deserializer)レシーバ装置。
【請求項9】
クロック信号をカウントして、整合回路のレプリカに第1インピーダンス制御信号として送信する第1バイナリカウンタと、前記クロック信号に同期して、前記第1インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、前記比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第2バイナリカウンタと、前記第2バイナリカウンタから出力された前記カウント信号の所定の上位ビット部分を第2インピーダンス制御信号として取り込み、前記第2インピーダンス制御信号を前記整合回路に送信するタイミング制御回路とを具備するインピーダンス制御回路におけるインピーダンス制御方法であって、
クロック信号に同期して、前記整合回路のレプリカに第1インピーダンス制御信号を送信する第1送信ステップと、
前記クロック信号に同期して、前記第1インピーダンス制御信号に応答して前記整合回路のレプリカから出力される電圧とレファレンス電圧とを比較して、前記比較の結果を比較結果信号として前記第2バイナリカウンタに送信する第2送信ステップと、
前記比較結果信号が規定状態を示す回数をカウントしてカウント信号とする規定状態カウントステップと、
前記カウント信号の所定の上位ビット部分を取り込んで第2インピーダンス制御信号とし、前記整合回路に送信するインピーダンス制御ステップと
を具備するインピーダンス制御回路におけるインピーダンス制御方法。
【請求項10】
請求項9に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
前記第1インピーダンス制御信号は、nビット(n;3以上の整数)であり、
前記カウント信号は、n+kビット(n;3以上の整数、k;1以上の整数)であるインピーダンス制御回路におけるインピーダンス制御方法。
【請求項11】
請求項10に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
前記カウント信号は、前記クロック信号に同期して、第1送信ステップと規定状態カウントステップとがそれぞれ2回繰り返して生成されるインピーダンス制御回路におけるインピーダンス制御方法。
【請求項12】
請求項9から11までのいづれか一項に記載のインピーダンス制御回路におけるインピーダンス制御方法において、
第1送信ステップは、前記クロック信号に同期して、前記第1のバイナリカウンタによりカウントアップすることにより前記整合回路のレプリカに前記第1インピーダンス制御信号を送信するカウントアップステップと、
さらに、前記クロック信号に同期して、前記第1のバイナリカウンタによりカウントダウンすることにより前記整合回路のレプリカに前記第1インピーダンス制御信号を送信するカウントダウンステップと
を具備するインピーダンス制御回路におけるインピーダンス制御方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらず所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法に関する。
【背景技術】
【0002】
近年の半導体装置における動作速度の高速化に伴い、SerDes(Serializer/Deserializer)に代表される高速インターフェイスの技術分野では、半導体装置と伝送路とのインピーダンス整合が益々重要になっている。しかしながら、シリコン基板上に形成されたトランジスタや抵抗素子を終端抵抗として使用すると、当該トランジスタや抵抗素子の製造バラツキ、電源電圧変動、温度変動により、当該トランジスタや抵抗素子の抵抗値が変動し、トランジスタや抵抗素子を備えた半導体装置と、当該半導体装置が接続される伝送路との間においてインピーダンスの不整合が生じ、両者の間で信号の反射が起こる。その結果、半導体装置の最大動作周波数や最大伝送距離が制約されてしまうといった問題が生じる。一般的にこの問題を解決するためには、高精度な外部抵抗値を参照し、ドライバの出力インピーダンスやレシーバの入力インピーダンスをこの抵抗値に制御して整合させるインピーダンス制御回路が用いられる。例えば、特許文献1の図1に記載されている従来のインピーダンス調整回路では、外付けの高精度抵抗とインピーダンスの整合をするための整合回路のレプリカであるNMOSアレイまたはPMOSアレイのインピーダンスとにより分圧されて生成される電圧と所望のレファレンス電圧とをコンパレータで比較し、コンパレータから出力される比較信号によりカウンタを駆動し、カウンタの出力を、インピーダンスの整合をするための整合回路を構成するNMOSアレイまたはPMOSアレイの制御コードにフィードバックしている。
【0003】
特許文献1の図1において、R1とR2は外付けの高精度抵抗、15はレプリカのNMOSアレイ、25はレプリカのPMOSアレイ、11と21はコンパレータ(比較器)、13と23はカウンタを示す。また、図1に従来のインピーダンス制御システムの動作原理を説明するためのブロック構成を示す。外付けの高精度レファレンス抵抗9が、パッド8と終端電圧10とに接続される。そして、整合回路のレプリカ7におけるインピーダンス制御コード12の受信に基づいて、コンパレータ5は、高精度レファレンス抵抗9と整合回路のレプリカ7との抵抗分割で生じた電圧と所望のレファレンス電圧とを比較する。コンパレータ5から出力される比較結果を含んだコンパレータ信号は、アップダウンカウンタ4(nビット)に入力される。そして、アップダウンカウンタ4により、コンパレータ信号のうち、ある規定状態であるコンパレータ信号をカウントした情報を備えたカウント信号は、整合回路のレプリカ7とディザリング防止回路3とに送信される。ディザリング防止回路3は、カウント信号の受信に基づいて、整合回路6a、6bに向けてディザリング防止されたインピーダンス制御コード13を送信する。このように、コンパレータ5とアップダウンカウンタ4と整合回路のレプリカ7とがクローズドループを形成し、常時、整合回路6a、6bのインピーダンス制御を行う。
【0004】
上記した技術に関連して、以下に示す提案がなされている。
【0005】
特開2004−32721号公報に開示されている「インピーダンス整合用の制御信号生成方法及びその回路」では、被比較電圧と基準電圧とを比較して、被比較電圧の方が小さい場合に被比較電圧を所定の電圧だけ増加させ、被比較電圧の方が大きい場合に被比較電圧を同じ所定の電圧だけ減少させ、比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法において、被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にするインピーダンス整合用の制御信号生成方法が提案されている。
【0006】
また、特開2005−26890号公報に開示されている「インピーダンス調整回路及び調整方法、インピーダンス調整回路を備える半導体装置」では、アレイ回路の動作をシミュレートし、シミュレート結果に従って該アレイ回路のインピーダンスを調整するインピーダンス調整回路であって、シミュレートを異なったタイミングで複数回実行し、複数回のシミュレート結果の多数決論理に従ってアレイ回路のインピーダンスを調整するインピーダンス調整回路が提案されている。
【0007】
【特許文献1】特開2001−94409号公報
【特許文献2】特開2004−32721号公報
【特許文献3】特開2005−26890号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
特許文献1に示されている従来のインピーダンス制御システム1には、いくつかの問題点がある。
【0009】
第1の問題点は、電源ノイズや、他のデジタル回路が発生するスイッチングノイズが大きい環境下では、インピーダンスの制御精度が劣化する恐れがあることである。この問題が発生する原因は、従来のインピーダンス制御システムでは、常時コンパレータにおいて電圧比較を行い、かつ、その比較結果をクローズドループにより、整合回路のレプリカに送信されるインピーダンス制御コードに与えていることに起因する。例えば、コンパレータの入力に過渡的な電圧ノイズが生じた場合、コンパレータ出力が誤動作し誤ったインピーダンス制御コードが生成されてしまう。
【0010】
第2の問題点は、データ伝送エラーを防止するために、インピーダンス制御コードにはサーモメトリックコードなどの非バイナリコードが必要となり、回路規模と制御信号数が大きくなることである。この問題が生じる原因は、クローズドループにより常時インピーダンス制御コードをアップデートし、かつこの切替えがデータ伝送と非同期で生じるために、バイナリコードを用いると切り替える瞬間にインピーダンスの不連続が生じ、これが伝送波形を大きく劣化させることによる。
【課題を解決するための手段】
【0011】
以下に、[発明を実施するための最良の形態]で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0012】
本発明のインピーダンス制御回路(21)は、クロック信号(34)をカウントして、整合回路(26a、26b)のレプリカ(27)に第1インピーダンス制御信号(35)として送信する第1バイナリカウンタ(23)と、クロック信号に同期して、第1インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧との比較結果を表わす比較結果信号を受信し、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第2バイナリカウンタ(24)と、第2バイナリカウンタから出力されたカウント信号の所定の上位ビット部分を第2インピーダンス制御信号(33)として取り込み、第2インピーダンス制御信号を整合回路(26a、26b)に送信するタイミング制御回路(22)とを備える。
【0013】
また、本発明のインピーダンス制御回路(21)におけるインピーダンス制御方法は、クロック信号(34)をカウントして、整合回路(26a、26b)のレプリカ(27)に第1インピーダンス制御信号(35)として送信する第1バイナリカウンタ(23)と、クロック信号に同期して、第1インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧(31)との比較結果を表わす比較結果信号を受信し、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする第2バイナリカウンタ(24)と、第2バイナリカウンタから出力されたカウント信号の所定の上位ビット部分を第2インピーダンス制御信号(33)として取り込み、第2インピーダンス制御信号(26a、26b)を整合回路に送信するタイミング制御回路(22)とを有したインピーダンス制御回路(21)におけるインピーダンス制御方法であって、クロック信号に同期して、整合回路のレプリカに第1インピーダンス制御信号を送信する第1送信ステップと、クロック信号に同期して、第1インピーダンス制御信号に応答して整合回路のレプリカから出力される電圧とレファレンス電圧とを比較して、比較の結果を比較結果信号として第2バイナリカウンタに送信する第2送信ステップと、比較結果信号が規定状態を示す回数をカウントしてカウント信号とする規定状態カウントステップと、カウント信号の所定の上位ビット部分を第2インピーダンス制御信号とし、整合回路に送信するインピーダンス制御ステップとを備える。
【発明の効果】
【0014】
本発明により、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらずに、所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法を提供することができる。
【0015】
これにより、整合回路に送出されるインピーダンス制御コードがk回の計測に基づく平均化されたインピーダンス制御コードとなることにより、スパイク的に発生したノイズの影響が1/2に緩和され、さらに、ランダムなノイズに対しては、統計的な平均効果によりその影響が√(1/2)に緩和され、ノイズに影響されにくく高精度なインピーダンス制御が実現できる。
【0016】
また、平均化されたインピーダンス制御コードの生成をALUなどの演算回路によらず、バイナリカウンタのみで実現することにより、回路規模が小さく、低コストなインピーダンス制御回路を実現することが出来る。
【発明を実施するための最良の形態】
【0017】
添付図面を参照して、本発明によるインピーダンス制御回路およびインピーダンス制御方法を実施するための最良の形態を以下に説明する。本発明のインピーダンス制御回路は、バイナリカウンタ1(nビット)と,バイナリカウンタ2(n+kビット)と,タイミング制御回路とを備える。バイナリカウンタ1は、整合回路のレプリカにnビットのインピーダンス制御コードを順次送出する。バイナリカウンタ2は、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が1となる回数をカウントする。タイミング制御回路は、この一連の制御を2回繰り返して行うことにより、バイナリカウンタ2の上位nビット出力を取り込む。そして、上位nビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。これにより、半導体装置の入出力インピーダンスを、半導体装置の製造バラツキ、電源電圧変動、温度変動によらずに、所望の値に制御するインピーダンス制御回路およびインピーダンス制御方法を実現する。
【0018】
(本発明の実施の形態)
図2に、本発明の実施形態に係わるインピーダンス制御回路21、およびインピーダンス制御回路21を備えたインピーダンス制御システム20の概略構成を示す。本実施形態に係わるインピーダンス制御回路21は、クロック信号34をカウントして、インピーダンス整合をするために用いられる整合回路26a、26bのレプリカ27にインピーダンス制御コード35として送信するnビットのバイナリカウンタ1(23)と、クロック信号34に同期して、インピーダンス制御コード35に応答して整合回路のレプリカ27から出力される電圧(パッド28の電圧)とレファレンス電圧31との比較結果に基づく比較信号を受信し、比較信号が一致する(インピーダンス整合が成立する)”1”を示す回数をカウントしてカウント信号とするn+kビットのバイナリカウンタ2(24)と、バイナリカウンタ2(24)から出力されるカウント信号の上位部分からnビットの信号長を取り込み、それを平均化されたインピーダンス制御コード33として、クロック信号34と平均化されたインピーダンス制御コード33とを整合回路26a、26bに送信するタイミング制御回路22とを備えている。図2に示されるように、レファレンス抵抗29は、終端電圧30と整合回路のレプリカ27のパッド28とに接続される。ここで、整合回路のレプリカ27は、実際に半導体集積回路等と伝送ラインとの間に配置されて、両者の間におけるインピーダンス整合を取る整合回路26a、26bと同じ機能を備え、整合回路に送信する平均されたインピーダンス制御コード33を順次決定するのに用いられる。整合回路のレプリカ27は、クロック信号34に同期して、バイナリカウンタ1(23)から送信されるインピーダンス制御コード35を受信し、コンパレータ25にアナログ電圧を与える。コンパレータ25は、このアナログ電圧と、整合回路26a、26bに対する所望抵抗であるレファレンス電圧31とを比較し、1ビットのデジタル信号をバイナリカウンタ2(24)に送信する。タイミング制御回路22は、クロック信号34に同期して動作し、バイナリカウンタ1(23)とバイナリカウンタ2(24)とを制御し、かつ複数個の整合回路26a、26bに平均化されたインピーダンス制御コード33とタイミング信号32とを送信する。
【0019】
(実施の形態の動作原理)
以下に、本実施の形態の動作原理について説明する。本実施の形態における整合回路26a、26bは、ソースがグランドに接続され、ドレインがパッドに接続された複数個のnMOSトランジスタからなるnMOSオープンドレインタイプのドライバ回路として構成される。ドライバとして動作するnMOSトランジスタの数がインピーダンス制御コード33により制御される。これにより、整合回路26a、26bの出力インピーダンスは、nビットの平均化されたインピーダンス制御コード33により変えることができる。整合回路26a、26bと同等機能を有した整合回路のレプリカ27の出力を、外部接続される高精度なレファレンス抵抗29を介して終端電圧30にプルアップする。整合回路のレプリカ27の出力インピーダンスがレファレンス抵抗29と一致する場合に、整合回路のレプリカ27とレファレンス抵抗29とのインピーダンス整合が得られ、そのときのパッド28に期待される電圧をコンパレータのレファレンス電圧31とする。レファレンス電圧31の値は、予め設計値として設定される。タイミング制御回路22は、クロック信号34に同期してバイナリカウンタ1(23)とバイナリカウンタ2(24)を以下のように制御する。まず、(a)バイナリカウンタ1(23)の出力をオールゼロにし、コンパレータ25の出力が1の場合はバイナリカウンタ2(24)をカウントアップし、コンパレータ25の出力が0の場合はカウントアップしない。次に、(b)バイナリカウンタ1(23)の出力をインクリメントし、同様の処理を行う。さらに(c)バイナリカウンタ1(23)の出力がオール1になるまで繰り返す。さらに、この(a)から(c)までの処理を2回繰り返し行う。その結果、バイナリカウンタ2(24)には、バイナリカウンタ1(23)をk回スイープした後の、それぞれのインピーダンス制御コード35に対応してコンパレータ25で2回信号処理された比較信号のうち、表示が”1”を示す比較信号のカウント数が蓄積される。したがって、タイミング制御回路22においては、バイナリカウンタ2に蓄積されたカウント数の下位kビットを切り捨てて、上位nビットを取り出すことによって、2回の計測にわたるインピーダンス制御コード35の平均値を取得することが出来る。この平均化された最適なインピーダンス制御コード33を、整合回路26a、26bで取り込むためのタイミング信号32とともに整合回路26a、26bに与えることで、整合回路26a、26bは、所望の出力インピーダンスを有するドライバ回路として機能する。インピーダンスの制御性を考慮するとnは3以上とし、kは2回の平均に相当する1以上とするのが望ましい。
【0020】
ここで、図3により、n=3、k=2の場合を具体例にした本実施の形態の動作原理について説明する。バイナリカウンタ1(23)の出力を000bから111bまでカウントアップ(第1回目)する。011bから100bへ変わるときにコンパレータ25からの出力が1から0へ変化し、コンパレータ25からの出力に”1”が表れる回数は総計4である。次に、バイナリカウンタ1(23)の出力を000bから111bまでカウントアップ(第2回目)する。100bから101bへ変わるときにコンパレータ出力が1から0へ変化し、コンパレータ25からの出力に”1”が表れる回数は総計5である。さらに、バイナリカウンタ1(23)の出力を000bから111bまでカウントアップ(第3回目)する。011bから100bへ変わるときにコンパレータ出力が1から0へ変化する。しかしながら、ノイズ等の影響により100bから101bへ変わるときにコンパレータ出力が0から1へ変化する。さらに101bから110bへ変わるときにコンパレータ出力が再び1から0へ変化する。この際に、コンパレータ25からの出力に”1”が表れる回数は総計5である。さらに、バイナリカウンタ1(23)の出力を000bから111bまでカウントアップ(第4回目)する。010bから011bへ変わるときにコンパレータ出力が1から0へ変化する。しかしながら、ノイズ等の影響により011bから100bへ変わるときにコンパレータ出力が0から1へ変化する。さらに100bから101bへ変わるときにコンパレータ出力が再び1から0へ変化する。この際の、コンパレータ25からの出力に”1”が表れる回数は総計4である。全4回のカウントアップ動作で、コンパレータ25からの出力に”1”が表れる回数の総計は18となる。すなわち、バイナリカウンタ2(24)の出力は10010bとなる。バイナリカウンタ2(24)の出力”10010b”における、上位の3ビットは100bとなり、これが全4回のインピーダンス計測で得られた最適値(平均化されたインピーダンス制御コード値)となる。これを整合回路26a、26bに送信することにより、整合回路26a、26bを所望のインピーダンスに制御することが出来る。
【0021】
第2回目のカウントアップ動作時や第4回目のカウントアップ動作時のように、最適なインピーダンス制御コード値付近では、過渡的なノイズによりコンパレータ出力が反転してしまう場合があるが、全4回の計測の平均値が得られるので、ランダムノイズの影響は統計的に1回の計測の場合と比較して1/2に低減される。しかも、この平均化処理はバイナリカウンタ1(3ビット)とバイナリカウンタ2(5ビット)のみにより実施することができるので、回路規模を小さく抑え、生産コストの低いインピーダンス制御回路21を実現することが出来る。
【0022】
また、本実施の形態においては、2回のインピーダンス計測を実施し、その平均値を最適なインピーダンス制御コード33として整合回路26a、26bに送信する。このため、スパイク的に生じるノイズがコンパレータ25に混入する場合においても、コンパレータ出力は、平均化の効果により1/2に緩和されるので、ノイズによる誤差が少ないという効果がある。また、ランダム的に発生するノイズによる誤差は統計的な効果により√(1/2)に減少する。さらに、バイナリカウンタ1のスイープを、オール0からオール1までインクリメントした後、逆にオール1からオール0までデクリメントし、これを繰り返す制御を行うことにより、コンパレータ25が有するヒステリシスを相殺することができ、より精度の高いインピーダンス制御コード33を得ることができる。
【0023】
本発明の実施の形態では、主としてインピーダンス制御回路21、およびインピーダンス制御システム20について説明したが、本発明は、当該構成が半導体ウェハ上に形成される半導体装置、および、SerDesに代表される高速インターフェース回路のドライバの出力インピーダンスの制御およびレシーバの入力終端抵抗値の制御に適用することができる。
【0024】
これにより、今後ますます重要となる、SerDes(Serializer/Deserializer)に代表される高速インターフェイスの技術分野において、高速動作する半導体装置と伝送路とのインピーダンス整合を、小型で生産コストの低い、本発明のインピーダンス制御回路により容易に取ることが可能となる。
【図面の簡単な説明】
【0025】
【図1】従来のインピーダンス制御システムの概略構成を示す図である。
【図2】本発明の実施の形態に係わるインピーダンス制御回路、インピーダンス制御システムの概略構成を示す図である。
【図3】本発明の実施形態における平均化されたインピーダンス制御コードを得るための動作フローを示す図である。
【符号の説明】
【0026】
1…従来のインピーダンス制御システム
2…従来のインピーダンス制御回路
3…ディザリング防止回路
4…アップダウンカウンタ
5、25…コンパレータ
6a、6b、26a、26b…整合回路
7、27…整合回路のレプリカ
8、28…パッド
9、29…レファレンス抵抗
10、30…終端電圧
11、31…レファレンス電圧
12、35…インピーダンス制御コード
13…ディザリング防止されたインピーダンス制御コード
14、34…クロック信号
20…インピーダンス制御システム
21…インピーダンス制御回路
22…タイミング制御回路
23…バイナリカウンタ1
24…バイナリカウンタ2
32…タイミング信号
33…平均化されたインピーダンス制御コード




 

 


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