発明の名称 半導体装置及びその製造方法 発行国 日本国特許庁（ＪＰ） 公報種別 公開特許公報（Ａ） 公開番号 特開２００７−２７２３２（Ｐ２００７−２７２３２Ａ） 公開日 平成１９年２月１日（２００７．２．１） 出願番号 特願２００５−２０３９１８（Ｐ２００５−２０３９１８） 出願日 平成１７年７月１３日（２００５．７．１３） 代理人 【識別番号】１０００９５７２８ 【弁理士】 【氏名又は名称】上柳 雅誉 発明者 原 寿樹 要約 課題 セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法を提供する。 解決手段 Ｓｉ基板１上のＳｉ層１０にゲート酸化膜２１を介して形成されたゲート電極２３と、ゲート電極２３を挟んでＳｉ層１０に形成されたソース層２７ａ及びドレイン層２７ｂと、を含んで構成されるＳＤＯＮトランジスタ１００を有し、ソース層２７ａとＳｉ基板１との間及び、ドレイン層２７ｂとＳｉ基板１との間にはそれぞれ空洞部１５が存在し、且つゲート電極２３下のＳｉ層１０とＳｉ基板１との間には空洞部が存在していないことを特徴とするものである。ゲート電極２３下のＳｉ層１０がＳｉ基板１とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ボディ電位はＳｉ基板１に固定されるので、基板浮遊効果を解消することができる。 特許請求の範囲 【請求項１】 半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、 前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ空洞部が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には前記空洞部が存在していないことを特徴とする半導体装置。 【請求項２】 前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とする請求項１に記載の半導体装置。 【請求項３】 トランジスタ形成領域の半導体基板上に第１半導体層を形成する工程と、 前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、 前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、 前記第２半導体層下の前記第１半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第２半導体層下に空洞部を形成する工程と、 前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。 【請求項４】 半導体基板上に第１半導体層を形成する工程と、 前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、 前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、 トランジスタ形成領域の外側にある前記第２半導体層と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、 前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、 前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。 【請求項５】 半導体基板上に第１半導体層を形成する工程と、 前記第１半導体層上に当該第１半導体層よりもエッチングの選択比が小さな半導体層Ａを形成する工程と、 前記第１半導体層と前記半導体層Ａとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、 前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記半導体層Ａと同じ材料からなる半導体層Ｂを形成する工程と、 前記半導体層Ａと前記半導体層Ｂとで構成される第２半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、 前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、 前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。 【請求項６】 前記トランジスタ形成領域の前記第２半導体層下に前記空洞部を形成する工程と、前記空洞部の前記開口面を塞ぐ工程との間に、 前記ソース形成領域と前記ドレイン形成領域とに挟まれた前記第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ソース形成領域の前記第２半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第２半導体層にドレイン層を形成する工程と、を含むことを特徴とする請求項３から請求項５の何れか一項に記載の半導体装置の製造方法。 【請求項７】 前記所定部材は素子間分離絶縁膜であり、前記空洞部の前記開口面を塞ぐ工程は、 前記第２半導体層下に前記空洞部が残されたまま当該空洞部の開口面が塞がれるように前記半導体基板の上方全面に前記素子間分離絶縁膜を形成する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。 発明の詳細な説明 【技術分野】 【０００１】 本発明は、半導体装置及びその製造方法に関し、特に、セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにしたものである。 【背景技術】 【０００２】 ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタ（以下、「ＳＯＩトランジスタ」という。）は、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。 【０００３】 通常はＳＯＩの絶縁体（インシュレータ）に相当するのは酸化シリコン（ＳｉＯ２）である。酸化シリコンの誘電率は３．９であり、シリコンの誘電率１１．９に比べて十分に小さい。しかし、究極の誘電率物質は空気である。そのため、空気を絶縁層に持つトランジスタ、即ち、ＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）トランジスタが注目され始めている。 【０００４】 ＳＯＮ構造の製造方法については、例えば特許文献１に開示されている。即ち、この特許文献１には、基板の所望の領域に微小空洞を形成するためのイオンを注入する第１ステップと、第１ステップにより微小空洞が形成された基板に熱処理をする第２ステップとを有し、第２ステップには、少なくとも基板を１０００℃以上の温度に曝すための高温熱処理ステップがあることを特徴とする半導体基板の製造方法が開示されている。このような製造方法であれば、基板に形成された微小空洞を成長、合体させて基板表面にほぼ平行な平板状の空洞を有するＳＯＮ半導体基板を形成することができる。 【特許文献１】特開２００３−３３２５４０号公報 【発明の開示】 【発明が解決しようとする課題】 【０００５】 しかしながら、空気は酸化シリコンやシリコンに比べて熱伝導率が悪い。このため、ＳＯＮデバイス（即ち、ＳＯＮトランジスタを有するデバイス）の動作温度は、従来のシリコンデバイスやＳＯＩデバイスに比べて高くなる。セルフヒート効果と呼ばれるこの現象は、デバイスのパフォーマンスや信頼性を悪化させてしまう（問題点１）。 また、ＳＯＩデバイスでは、完全素子分離によってＳＯＩトランジスタのボディ電位が浮遊状態となることで生じる基板浮遊効果も問題である。この効果が及ぼす影響としては、例えばＮｃｈトランジスタでは、インパクトイオン化によりドレイン端にホールが発生し、このホールがボディに蓄積されることにより耐圧が劣化する等が挙げられる（問題点２）。 【０００６】 そこで、本発明は、このような事情に鑑みてなされたものであって、セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法の提供を目的とする。 【課題を解決するための手段】 【０００７】 〔発明１〕 上記目的を達成するために、発明１の半導体装置は、半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ空洞部が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には前記空洞部が存在していないことを特徴とするものである。 【０００８】 ここで、「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「半導体層」は例えばエピタキシャル成長法により形成されたＳｉ層である。 発明１の半導体装置によれば、ソース層及びドレイン層のみがＳＯＮ構造になっており、ゲート電極下の半導体層は半導体基板とつながっている構造（この構造を、ＳＤＯＮ：Ｓｏｕｒｃｅ／Ｄｒａｉｎ ｏｎ ｎｏｔｈｉｎｇと呼ぶ。）となっている。従って、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の半導体層の電位（即ち、ボディ電位）は半導体基板に固定されるので、基板浮遊効果を解消することができる。 【０００９】 〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とするものである。ここで、「（半導体層の）厚さが大きく」とは、ソース層及びドレイン層上にプラグ電極等を形成する際に、プラグ電極が半導体層を突き抜けてその下の空洞部まで達してしまうことが少なくとも無い程度に、当該半導体層の厚さが大きい、ということである。 発明２の半導体装置によれば、ソース層及びドレイン層にコンタクトするプラグ電極等が空洞部まで到達してしまう等の不具合を防ぐことができる。 【００１０】 〔発明３〕 発明３の半導体装置の製造方法は、トランジスタ形成領域の半導体基板上に第１半導体層を形成する工程と、前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第２半導体層下に空洞部を形成する工程と、前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。 【００１１】 ここで、「第１半導体層」はシリコンゲルマニウム（ＳｉＧｅ）層である。また、「第２半導体層」は例えばＳｉ層である。このような第１半導体層と第２半導体層は、例えばエピタキシャル成長法により形成する。 発明３の半導体装置の製造方法によれば、ソース層及びドレイン層のみがＳＯＮ構造になっており、ゲート電極下の第２半導体層は半導体基板とつながった構造（即ち、ＳＤＯＮ構造）のトランジスタを形成することができる。 このような構造のトランジスタは、ゲート電極下の半導体層が半導体基板とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第２半導体層の電位（即ち、ボディ電位）は半導体基板に固定されるので、基板浮遊効果を解消することができる。 【００１２】 〔発明４〕 発明４の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第１半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を形成する工程と、トランジスタ形成領域の外側にある前記第２半導体層と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。 【００１３】 このような構成であれば、ＳＤＯＮ構造のトランジスタ（以下、「ＳＤＯＮトランジスタ」ともいう。）を形成することができる。従って、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第２半導体層の電位（即ち、ボディ電位）は半導体基板に固定されるので、基板浮遊効果を解消することができる。 【００１４】 〔発明５〕 発明５の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に当該第１半導体層よりもエッチングの選択比が小さな半導体層Ａを形成する工程と、前記第１半導体層と前記半導体層Ａとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第１半導体層上が覆われるように、前記半導体基板上に前記半導体層Ａと同じ材料からなる半導体層Ｂを形成する工程と、前記半導体層Ａと前記半導体層Ｂとで構成される第２半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第１半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第１半導体層の端部を露出させる工程と、前記第１半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第２半導体層下に空洞部を形成する工程と、前記第２半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。 【００１５】 ここで、「半導体層Ａ」及び「半導体層Ｂ」は例えばＳｉ層である。このような半導体層Ａと半導体層Ｂは、例えばエピタキシャル成長法により形成する。 発明５の半導体装置の製造方法によれば、ＳＤＯＮトランジスタを形成することができるので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第２半導体層の電位（即ち、ボディ電位）は半導体基板に固定されるので、基板浮遊効果を解消することができる。 【００１６】 さらに、この半導体装置の製造方法によれば、ソース形成領域とドレイン形成領域の第２半導体層だけが厚く、その表面はゲート電極下の第２半導体層の表面よりも上側に位置する構造（即ち、エレベーテッドソース／ドレイン構造）を形成することができる。例えば、半導体層Ａを厚く形成することで、ソース形成領域とドレイン形成領域の第２半導体層だけを厚くすることが可能である。それゆえ、ソース層及びドレイン層にコンタクトするプラグ電極等が空洞部まで到達してしまう等の不具合を防ぐことができる。 【００１７】 〔発明６〕 発明６の半導体装置の製造方法は、発明３から発明５の何れか一の半導体装置の製造方法であって、前記トランジスタ形成領域の前記第２半導体層下に前記空洞部を形成する工程と、前記空洞部の前記開口面を塞ぐ工程との間に、前記ソース形成領域と前記ドレイン形成領域とに挟まれた前記第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース形成領域の前記第２半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第２半導体層にドレイン層を形成する工程と、を含むことを特徴とするものである。 このような構成であれば、ソース層及びドレイン層の寄生抵抗を究極まで低減したＳＤＯＮトランジスタを載せた半導体装置（即ち、ＳＤＯＮデバイス）の提供が可能である。 【００１８】 〔発明７〕 発明７の半導体装置の製造方法は、発明６の半導体装置の製造方法であって、前記所定部材は素子間分離絶縁膜であり、前記空洞部の前記開口面を塞ぐ工程は、前記第２半導体層下に前記空洞部が残されたまま当該空洞部の開口面が塞がれるように前記半導体基板の上方全面に前記素子間分離絶縁膜を形成する工程であることを特徴とするものである。 このような構成であれば、空洞部の開口面を塞ぐ工程と、層間絶縁膜を形成する工程とを同時に行うことができるので、半導体装置の製造工程を短くすることができる。 【発明を実施するための最良の形態】 【００１９】 以下、本発明の実施の形態を図面を参照しながら説明する。 図１（Ａ）〜図３（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１（Ａ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１を用意する。次に、図１（Ｂ）に示すように、このＳｉ基板１上にＳｉＧｅ層３を形成し、その上に第１のＳｉ層５を形成する。ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長法（又は、選択エピタキシャル成長法）によって形成する。 【００２０】 なお、ＳｉＧｅ層３を形成する前に、Ｓｉ基板１に対してドライエッチング処理を行っていた場合には、そのドライエッチング処理によってＳｉ基板１にダメージが生じた可能性がある。そこで、このダメージを取り除くために、ＳｉＧｅ層３を形成する前にＳｉ基板１の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除いておいても良い。 次に、図１（Ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＧｅ層３とＳｉ層５とからなる積層体に、Ｓｉ基板１の表面を露出させるトレンチ（溝部）７を形成する。このトレンチ７は、トランジスタ形成領域の中の、ソース形成領域とドレイン形成領域とに挟まれた位置（以下、「チャネル領域」という。）に形成する。 【００２１】 次に、図２（Ａ）に示すように、このトレンチが埋め込まれ、且つＳｉ層１が覆われるようにして、Ｓｉ基板１上に第２のＳｉ層９を形成する。この第２のＳｉ層９は、エピタキシャル成長法（又は、選択エピタキシャル成長法）によって形成する。なお、ここでは、トレンチを形成する際のドライエッチング処理でＳｉ基板１に生じてしまったダメージを取り除くために、Ｓｉ層９を形成する前にＳｉ基板１及びＳｉ層５の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除く処理を行っても良い。以下では、第１、第２のＳｉ層５，９を合わせて、Ｓｉ層１０という。 【００２２】 なお、後で行うＣＭＰ工程の際のエッチングストッパーとして用いるため、Ｓｉ層１０の表面を酸化後、Ｓｉ３Ｎ４膜をＣＶＤなどの方法により堆積しておいても良い。 次に、図２（Ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、トランジスタ形成領域の外側にあるＳｉ層１０と、ＳｉＧｅ層３とを順次エッチングして取り除く（即ち、素子分離する。）。これにより、トランジスタ形成領域の周囲に沿って、Ｓｉ層１０と、ＳｉＧｅ層３の側面（端部）とを露出させる。 【００２３】 次に、図２（Ｃ）に示すように、例えばフッ硝酸等のエッチング液を用いて、ＳｉＧｅ層３をその露出した側面から（即ち、側方から）エッチングする。フッ硝酸を用いたウエットエッチングでは、ＳｉＧｅとＳｉとのエッチングの選択比は、例えば１００：１程度であるから、Ｓｉ層１０をあまりエッチングすることなくＳｉＧｅ層３だけを選択的に取り除くことが可能である。この選択的なエッチングによって、トランジスタ形成領域のＳｉ層１０下に空洞部１５を形成する。この空洞部１５上のＳｉ層１０がソース形成領域又はドレイン形成領域である。 次に、図３（Ａ）に示すように、空洞部１５が残されたまま、且つ空洞部１５の開口面のみが塞がれるように、Ｓｉ基板１上にＣＶＤなどの方法でＳｉＯ２を堆積させ、ＣＭＰなどの方法により、デバイス表面を平坦化するとともに、素子分離を行う（即ち、素子間分離絶縁膜２８を形成する。）。ここで、ＣＭＰのエッチングストッパーとしてＳｉ層１０上に熱酸化膜、および熱酸化膜上にＳｉ３Ｎ４膜が形成されている場合は、この後、燐酸でＳｉ３Ｎ４膜を、フッ酸で熱酸化膜を除去する。 【００２４】 次に、Ｓｉ層１０の表面に閾値調整用のイオン注入（即ち、チャネルイオン注入）を行う。そして、Ｓｉ層１０を熱酸化して、その表面にゲート酸化膜２１を形成する。さらに、チャネル領域上のゲート酸化膜２１上にゲート電極２３を形成する。 次に、図３（Ｂ）に示すように、このゲート電極２３をマスクにしてＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）インプラを行った後で、ゲート電極２３の側面にサイドウォール２５を形成する。そして、このゲート電極２３及びサイドウォール２５をマスクとして、ソース形成領域とドレイン形成領域のＳｉ層に、Ａｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、ソース層２７ａ及びドレイン層２７ｂを形成する。 【００２５】 次に、図３（Ｂ）に示すように、Ｓｉ基板１上に層間絶縁膜２９を形成する。この層間絶縁膜は例えばＳｉＯ２であり、その形成は例えばプラズマＣＶＤにより行う。これにより、ソース層２７ａ及びドレイン層２７ｂの寄生抵抗を極限まで低減したＳＤＯＮトランジスタ１００を完成させる。 ＳＤＯＮトランジスタ１００を完成させた後は、ソース層２７ａ及びドレイン層２７ｂ上の層間絶縁膜２９をエッチングして取り除き、コンタクトホール３１ａ及び３１ｂを形成する。そして、このコンタクトホール３１ａ及び３１ｂ内にそれぞれプラグ電極（図示せず）を形成し、ＳＤＯＮトランジスタ１００をＳｉ基板１上の他の素子等と接続する。 【００２６】 このように、本発明の実施の形態に係る半導体装置の製造方法によれば、ソース層２７ａ及びドレイン層２７ｂのみがＳＯＮ構造になっており、ゲート電極２３下のＳｉ層１０はＳｉ基板１とつながったＳＤＯＮトランジスタ１００を形成することができる。ＳＤＯＮ構造とは、即ち、ソース層２７ａとＳｉ基板１との間及び、ドレイン層２７ｂとＳｉ基板１との間には空洞部１５がそれぞれ存在し、且つゲート電極２３下のＳｉ層１０とＳｉ基板１との間には空洞部が存在していない構造のことである。 【００２７】 このＳＤＯＮトランジスタ１００は、ゲート電極２３下のＳｉ層１０がＳｉ基板１とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極２３下のＳｉ層１０の電位（即ち、ボディ電位）はＳｉ基板１に固定されるので、基板浮遊効果を解消することができる。さらに、ソース層２７ａ及びドレイン層２７ｂ下には空洞部１５が存在しているので、ソース層２７ａ及びドレイン層２７ｂの寄生抵抗は究極まで低減されている。 【００２８】 また、この半導体装置の製造方法によれば、Ｓｉ層１０のうちのソース層２７ａ及びドレイン層２７ｂが形成される部分だけを厚く、その表面はゲート電極２３下のＳｉ層１０表面よりも上側に位置する構造（即ち、エレベーテッドソース／ドレイン構造）を形成することができる。例えば、Ｓｉ層５を厚く形成することで、ソース形成領域及びドレイン形成領域のＳｉ層１０だけを選択的に厚くすることが可能である。従って、図示しないプラグ電極が空洞部１５まで到達してしまう等の不具合を防ぐことができる。 【００２９】 さらに、この半導体装置の製造方法によれば、ＳＩＭＯＸ法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、製造時の結晶欠陥の発生を抑えることができる。 この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、第１のＳｉ層５が本発明の「半導体層Ａ」に対応し、第２のＳｉ層９が本発明の「半導体層Ｂ」に対応し、これらで構成されるＳｉ層１０が本発明の「第２半導体層（又は、半導体層）」に対応している。さらに、トレンチ７が本発明の「溝部」に対応し、ゲート酸化膜２１が本発明の「ゲート絶縁膜」に対応している。また、素子間分離絶縁膜２８が本発明の「所定部材」に対応している。 【００３０】 なお、この実施の形態では、図１（Ｂ）で示したように、Ｓｉ基板１上の全面にＳｉＧｅ層３と第１のＳｉ層１０、第２のＳｉ層１０をそれぞれ形成する場合について説明した。しかしながら、これらの層は、Ｓｉ基板１上の全面ではなく、トランジスタ形成領域にのみ形成し、トランジスタ形成領域以外の領域（例えば、素子分離領域）には形成しないようにしても良い。例えば、素子分離領域のＳｉ基板１表面をＳｉＯ２膜で覆った状態で、ＳｉＧｅ層３やＳｉ層１０等を選択エピタキシャル成長法により形成しても良い。 【００３１】 このような方法であっても、上記実施の形態と同様に、ソース層２７ａ及びドレイン層２７ｂのみがＳＯＮ構造になっており、ゲート電極２３下のＳｉ層１０はＳｉ基板１とつながったＳＤＯＮトランジスタ１００を形成することができる。 また、この実施の形態では、「半導体基板」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板１および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。 【図面の簡単な説明】 【００３２】 【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。 【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。 【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。 【符号の説明】 【００３３】 １ Ｓｉ基板、３ ＳｉＧｅ層、５ 第１のＳｉ層、７ トレンチ、９ 第２のＳｉ層、１０ Ｓｉ層（Ｓｉ層５＋Ｓｉ層９）、１５ 空洞部、２１ ゲート酸化膜、２３ ゲート電極、２５ サイドウォール、２７ａ ソース層、２７ｂ ドレイン層、２８ 素子間分離絶縁膜、２９ 層間絶縁膜、３１ａ，３１ｂ コンタクトホール、１００ （エレベーテッドソース／ドレイン構造の）ＳＤＯＮトランジスタ