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半導体装置及びその製造方法 - セイコーエプソン株式会社
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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27232(P2007−27232A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−203918(P2005−203918)
出願日 平成17年7月13日(2005.7.13)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 原 寿樹
要約 課題
セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法を提供する。

解決手段
Si基板1上のSi層10にゲート酸化膜21を介して形成されたゲート電極23と、ゲート電極23を挟んでSi層10に形成されたソース層27a及びドレイン層27bと、を含んで構成されるSDONトランジスタ100を有し、ソース層27aとSi基板1との間及び、ドレイン層27bとSi基板1との間にはそれぞれ空洞部15が存在し、且つゲート電極23下のSi層10とSi基板1との間には空洞部が存在していないことを特徴とするものである。ゲート電極23下のSi層10がSi基板1とつながっているので、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ボディ電位はSi基板1に固定されるので、基板浮遊効果を解消することができる。
特許請求の範囲
【請求項1】
半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、
前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ空洞部が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には前記空洞部が存在していないことを特徴とする半導体装置。
【請求項2】
前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
トランジスタ形成領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、
前記第2半導体層下の前記第1半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第2半導体層下に空洞部を形成する工程と、
前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、
トランジスタ形成領域の外側にある前記第2半導体層と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、
前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、
前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に当該第1半導体層よりもエッチングの選択比が小さな半導体層Aを形成する工程と、
前記第1半導体層と前記半導体層Aとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記半導体層Aと同じ材料からなる半導体層Bを形成する工程と、
前記半導体層Aと前記半導体層Bとで構成される第2半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、
前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、
前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項6】
前記トランジスタ形成領域の前記第2半導体層下に前記空洞部を形成する工程と、前記空洞部の前記開口面を塞ぐ工程との間に、
前記ソース形成領域と前記ドレイン形成領域とに挟まれた前記第2半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース形成領域の前記第2半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第2半導体層にドレイン層を形成する工程と、を含むことを特徴とする請求項3から請求項5の何れか一項に記載の半導体装置の製造方法。
【請求項7】
前記所定部材は素子間分離絶縁膜であり、前記空洞部の前記開口面を塞ぐ工程は、
前記第2半導体層下に前記空洞部が残されたまま当該空洞部の開口面が塞がれるように前記半導体基板の上方全面に前記素子間分離絶縁膜を形成する工程であることを特徴とする請求項6に記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにしたものである。
【背景技術】
【0002】
SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタ(以下、「SOIトランジスタ」という。)は、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【0003】
通常はSOIの絶縁体(インシュレータ)に相当するのは酸化シリコン(SiO)である。酸化シリコンの誘電率は3.9であり、シリコンの誘電率11.9に比べて十分に小さい。しかし、究極の誘電率物質は空気である。そのため、空気を絶縁層に持つトランジスタ、即ち、SON(Silicon On Nothing)トランジスタが注目され始めている。
【0004】
SON構造の製造方法については、例えば特許文献1に開示されている。即ち、この特許文献1には、基板の所望の領域に微小空洞を形成するためのイオンを注入する第1ステップと、第1ステップにより微小空洞が形成された基板に熱処理をする第2ステップとを有し、第2ステップには、少なくとも基板を1000℃以上の温度に曝すための高温熱処理ステップがあることを特徴とする半導体基板の製造方法が開示されている。このような製造方法であれば、基板に形成された微小空洞を成長、合体させて基板表面にほぼ平行な平板状の空洞を有するSON半導体基板を形成することができる。
【特許文献1】特開2003−332540号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、空気は酸化シリコンやシリコンに比べて熱伝導率が悪い。このため、SONデバイス(即ち、SONトランジスタを有するデバイス)の動作温度は、従来のシリコンデバイスやSOIデバイスに比べて高くなる。セルフヒート効果と呼ばれるこの現象は、デバイスのパフォーマンスや信頼性を悪化させてしまう(問題点1)。
また、SOIデバイスでは、完全素子分離によってSOIトランジスタのボディ電位が浮遊状態となることで生じる基板浮遊効果も問題である。この効果が及ぼす影響としては、例えばNchトランジスタでは、インパクトイオン化によりドレイン端にホールが発生し、このホールがボディに蓄積されることにより耐圧が劣化する等が挙げられる(問題点2)。
【0006】
そこで、本発明は、このような事情に鑑みてなされたものであって、セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【0007】
〔発明1〕 上記目的を達成するために、発明1の半導体装置は、半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ空洞部が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には前記空洞部が存在していないことを特徴とするものである。
【0008】
ここで、「半導体基板」は例えばバルクのシリコン(Si)基板であり、「半導体層」は例えばエピタキシャル成長法により形成されたSi層である。
発明1の半導体装置によれば、ソース層及びドレイン層のみがSON構造になっており、ゲート電極下の半導体層は半導体基板とつながっている構造(この構造を、SDON:Source/Drain on nothingと呼ぶ。)となっている。従って、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の半導体層の電位(即ち、ボディ電位)は半導体基板に固定されるので、基板浮遊効果を解消することができる。
【0009】
〔発明2〕 発明2の半導体装置は、発明1の半導体装置において、前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とするものである。ここで、「(半導体層の)厚さが大きく」とは、ソース層及びドレイン層上にプラグ電極等を形成する際に、プラグ電極が半導体層を突き抜けてその下の空洞部まで達してしまうことが少なくとも無い程度に、当該半導体層の厚さが大きい、ということである。
発明2の半導体装置によれば、ソース層及びドレイン層にコンタクトするプラグ電極等が空洞部まで到達してしまう等の不具合を防ぐことができる。
【0010】
〔発明3〕 発明3の半導体装置の製造方法は、トランジスタ形成領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、前記第2半導体層下の前記第1半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第2半導体層下に空洞部を形成する工程と、前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。
【0011】
ここで、「第1半導体層」はシリコンゲルマニウム(SiGe)層である。また、「第2半導体層」は例えばSi層である。このような第1半導体層と第2半導体層は、例えばエピタキシャル成長法により形成する。
発明3の半導体装置の製造方法によれば、ソース層及びドレイン層のみがSON構造になっており、ゲート電極下の第2半導体層は半導体基板とつながった構造(即ち、SDON構造)のトランジスタを形成することができる。
このような構造のトランジスタは、ゲート電極下の半導体層が半導体基板とつながっているので、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第2半導体層の電位(即ち、ボディ電位)は半導体基板に固定されるので、基板浮遊効果を解消することができる。
【0012】
〔発明4〕 発明4の半導体装置の製造方法は、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、トランジスタ形成領域の外側にある前記第2半導体層と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。
【0013】
このような構成であれば、SDON構造のトランジスタ(以下、「SDONトランジスタ」ともいう。)を形成することができる。従って、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第2半導体層の電位(即ち、ボディ電位)は半導体基板に固定されるので、基板浮遊効果を解消することができる。
【0014】
〔発明5〕 発明5の半導体装置の製造方法は、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に当該第1半導体層よりもエッチングの選択比が小さな半導体層Aを形成する工程と、前記第1半導体層と前記半導体層Aとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記半導体層Aと同じ材料からなる半導体層Bを形成する工程と、前記半導体層Aと前記半導体層Bとで構成される第2半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、前記第2半導体層下に前記空洞部を残したまま当該空洞部の開口面を所定部材で塞ぐ工程と、を含むことを特徴とするものである。
【0015】
ここで、「半導体層A」及び「半導体層B」は例えばSi層である。このような半導体層Aと半導体層Bは、例えばエピタキシャル成長法により形成する。
発明5の半導体装置の製造方法によれば、SDONトランジスタを形成することができるので、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極下の第2半導体層の電位(即ち、ボディ電位)は半導体基板に固定されるので、基板浮遊効果を解消することができる。
【0016】
さらに、この半導体装置の製造方法によれば、ソース形成領域とドレイン形成領域の第2半導体層だけが厚く、その表面はゲート電極下の第2半導体層の表面よりも上側に位置する構造(即ち、エレベーテッドソース/ドレイン構造)を形成することができる。例えば、半導体層Aを厚く形成することで、ソース形成領域とドレイン形成領域の第2半導体層だけを厚くすることが可能である。それゆえ、ソース層及びドレイン層にコンタクトするプラグ電極等が空洞部まで到達してしまう等の不具合を防ぐことができる。
【0017】
〔発明6〕 発明6の半導体装置の製造方法は、発明3から発明5の何れか一の半導体装置の製造方法であって、前記トランジスタ形成領域の前記第2半導体層下に前記空洞部を形成する工程と、前記空洞部の前記開口面を塞ぐ工程との間に、前記ソース形成領域と前記ドレイン形成領域とに挟まれた前記第2半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース形成領域の前記第2半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第2半導体層にドレイン層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、ソース層及びドレイン層の寄生抵抗を究極まで低減したSDONトランジスタを載せた半導体装置(即ち、SDONデバイス)の提供が可能である。
【0018】
〔発明7〕 発明7の半導体装置の製造方法は、発明6の半導体装置の製造方法であって、前記所定部材は素子間分離絶縁膜であり、前記空洞部の前記開口面を塞ぐ工程は、前記第2半導体層下に前記空洞部が残されたまま当該空洞部の開口面が塞がれるように前記半導体基板の上方全面に前記素子間分離絶縁膜を形成する工程であることを特徴とするものである。
このような構成であれば、空洞部の開口面を塞ぐ工程と、層間絶縁膜を形成する工程とを同時に行うことができるので、半導体装置の製造工程を短くすることができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施の形態を図面を参照しながら説明する。
図1(A)〜図3(C)は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
図1(A)に示すように、まず始めに、バルクのシリコンウエーハであるSi基板1を用意する。次に、図1(B)に示すように、このSi基板1上にSiGe層3を形成し、その上に第1のSi層5を形成する。SiGe層3及びSi層5は、それぞれエピタキシャル成長法(又は、選択エピタキシャル成長法)によって形成する。
【0020】
なお、SiGe層3を形成する前に、Si基板1に対してドライエッチング処理を行っていた場合には、そのドライエッチング処理によってSi基板1にダメージが生じた可能性がある。そこで、このダメージを取り除くために、SiGe層3を形成する前にSi基板1の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除いておいても良い。
次に、図1(C)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、SiGe層3とSi層5とからなる積層体に、Si基板1の表面を露出させるトレンチ(溝部)7を形成する。このトレンチ7は、トランジスタ形成領域の中の、ソース形成領域とドレイン形成領域とに挟まれた位置(以下、「チャネル領域」という。)に形成する。
【0021】
次に、図2(A)に示すように、このトレンチが埋め込まれ、且つSi層1が覆われるようにして、Si基板1上に第2のSi層9を形成する。この第2のSi層9は、エピタキシャル成長法(又は、選択エピタキシャル成長法)によって形成する。なお、ここでは、トレンチを形成する際のドライエッチング処理でSi基板1に生じてしまったダメージを取り除くために、Si層9を形成する前にSi基板1及びSi層5の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除く処理を行っても良い。以下では、第1、第2のSi層5,9を合わせて、Si層10という。
【0022】
なお、後で行うCMP工程の際のエッチングストッパーとして用いるため、Si層10の表面を酸化後、Si膜をCVDなどの方法により堆積しておいても良い。
次に、図2(B)に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、トランジスタ形成領域の外側にあるSi層10と、SiGe層3とを順次エッチングして取り除く(即ち、素子分離する。)。これにより、トランジスタ形成領域の周囲に沿って、Si層10と、SiGe層3の側面(端部)とを露出させる。
【0023】
次に、図2(C)に示すように、例えばフッ硝酸等のエッチング液を用いて、SiGe層3をその露出した側面から(即ち、側方から)エッチングする。フッ硝酸を用いたウエットエッチングでは、SiGeとSiとのエッチングの選択比は、例えば100:1程度であるから、Si層10をあまりエッチングすることなくSiGe層3だけを選択的に取り除くことが可能である。この選択的なエッチングによって、トランジスタ形成領域のSi層10下に空洞部15を形成する。この空洞部15上のSi層10がソース形成領域又はドレイン形成領域である。
次に、図3(A)に示すように、空洞部15が残されたまま、且つ空洞部15の開口面のみが塞がれるように、Si基板1上にCVDなどの方法でSiOを堆積させ、CMPなどの方法により、デバイス表面を平坦化するとともに、素子分離を行う(即ち、素子間分離絶縁膜28を形成する。)。ここで、CMPのエッチングストッパーとしてSi層10上に熱酸化膜、および熱酸化膜上にSi膜が形成されている場合は、この後、燐酸でSi膜を、フッ酸で熱酸化膜を除去する。
【0024】
次に、Si層10の表面に閾値調整用のイオン注入(即ち、チャネルイオン注入)を行う。そして、Si層10を熱酸化して、その表面にゲート酸化膜21を形成する。さらに、チャネル領域上のゲート酸化膜21上にゲート電極23を形成する。
次に、図3(B)に示すように、このゲート電極23をマスクにしてLDD(lightly doped drain)インプラを行った後で、ゲート電極23の側面にサイドウォール25を形成する。そして、このゲート電極23及びサイドウォール25をマスクとして、ソース形成領域とドレイン形成領域のSi層に、As、P、Bなどの不純物をイオン注入することにより、ソース層27a及びドレイン層27bを形成する。
【0025】
次に、図3(B)に示すように、Si基板1上に層間絶縁膜29を形成する。この層間絶縁膜は例えばSiOであり、その形成は例えばプラズマCVDにより行う。これにより、ソース層27a及びドレイン層27bの寄生抵抗を極限まで低減したSDONトランジスタ100を完成させる。
SDONトランジスタ100を完成させた後は、ソース層27a及びドレイン層27b上の層間絶縁膜29をエッチングして取り除き、コンタクトホール31a及び31bを形成する。そして、このコンタクトホール31a及び31b内にそれぞれプラグ電極(図示せず)を形成し、SDONトランジスタ100をSi基板1上の他の素子等と接続する。
【0026】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、ソース層27a及びドレイン層27bのみがSON構造になっており、ゲート電極23下のSi層10はSi基板1とつながったSDONトランジスタ100を形成することができる。SDON構造とは、即ち、ソース層27aとSi基板1との間及び、ドレイン層27bとSi基板1との間には空洞部15がそれぞれ存在し、且つゲート電極23下のSi層10とSi基板1との間には空洞部が存在していない構造のことである。
【0027】
このSDONトランジスタ100は、ゲート電極23下のSi層10がSi基板1とつながっているので、SONトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ゲート電極23下のSi層10の電位(即ち、ボディ電位)はSi基板1に固定されるので、基板浮遊効果を解消することができる。さらに、ソース層27a及びドレイン層27b下には空洞部15が存在しているので、ソース層27a及びドレイン層27bの寄生抵抗は究極まで低減されている。
【0028】
また、この半導体装置の製造方法によれば、Si層10のうちのソース層27a及びドレイン層27bが形成される部分だけを厚く、その表面はゲート電極23下のSi層10表面よりも上側に位置する構造(即ち、エレベーテッドソース/ドレイン構造)を形成することができる。例えば、Si層5を厚く形成することで、ソース形成領域及びドレイン形成領域のSi層10だけを選択的に厚くすることが可能である。従って、図示しないプラグ電極が空洞部15まで到達してしまう等の不具合を防ぐことができる。
【0029】
さらに、この半導体装置の製造方法によれば、SIMOX法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、製造時の結晶欠陥の発生を抑えることができる。
この実施の形態では、Si基板1が本発明の「半導体基板」に対応し、SiGe層3が本発明の「第1半導体層」に対応している。また、第1のSi層5が本発明の「半導体層A」に対応し、第2のSi層9が本発明の「半導体層B」に対応し、これらで構成されるSi層10が本発明の「第2半導体層(又は、半導体層)」に対応している。さらに、トレンチ7が本発明の「溝部」に対応し、ゲート酸化膜21が本発明の「ゲート絶縁膜」に対応している。また、素子間分離絶縁膜28が本発明の「所定部材」に対応している。
【0030】
なお、この実施の形態では、図1(B)で示したように、Si基板1上の全面にSiGe層3と第1のSi層10、第2のSi層10をそれぞれ形成する場合について説明した。しかしながら、これらの層は、Si基板1上の全面ではなく、トランジスタ形成領域にのみ形成し、トランジスタ形成領域以外の領域(例えば、素子分離領域)には形成しないようにしても良い。例えば、素子分離領域のSi基板1表面をSiO膜で覆った状態で、SiGe層3やSi層10等を選択エピタキシャル成長法により形成しても良い。
【0031】
このような方法であっても、上記実施の形態と同様に、ソース層27a及びドレイン層27bのみがSON構造になっており、ゲート電極23下のSi層10はSi基板1とつながったSDONトランジスタ100を形成することができる。
また、この実施の形態では、「半導体基板」の材質がSiで、「第1半導体層」の材質がSiGeで、「第2半導体層」の材質がSiの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。また、「第1半導体層」の材質としては、Si基板1および第2半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第1半導体層」および「第2半導体層」の材質として、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【0032】
【図1】実施の形態に係る半導体装置の製造方法を示す図(その1)。
【図2】実施の形態に係る半導体装置の製造方法を示す図(その2)。
【図3】実施の形態に係る半導体装置の製造方法を示す図(その3)。
【符号の説明】
【0033】
1 Si基板、3 SiGe層、5 第1のSi層、7 トレンチ、9 第2のSi層、10 Si層(Si層5+Si層9)、15 空洞部、21 ゲート酸化膜、23 ゲート電極、25 サイドウォール、27a ソース層、27b ドレイン層、28 素子間分離絶縁膜、29 層間絶縁膜、31a,31b コンタクトホール、100 (エレベーテッドソース/ドレイン構造の)SDONトランジスタ




 

 


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