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発明の名称 半導体装置の製造方法及び、半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27231(P2007−27231A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−203917(P2005−203917)
出願日 平成17年7月13日(2005.7.13)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 原 寿樹
要約 課題
特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えたDSOIトランジスタを有する半導体装置の製造方法及び、半導体装置を提供する。

解決手段
まず始めに、Si基板1上にSiGe層3を形成し、SiGe層3のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除き、トレンチを形成する。次に、このトレンチ内が埋め込まれ且つSiGe層3上が覆われるように、Si基板1上にSi層10を形成する。そして、トランジスタ形成領域の外側にあるSi層10と、当該外側にあるSiGe層3とを順次エッチングして取り除くことにより、トランジスタ形成領域の周囲に沿ってSiGe層3の側面を露出させる。その後、SiGe層3をその露出した側面からエッチングして取り除くことにより、トランジスタ形成領域のSi層10下に空洞部15を形成し、続いて、この空洞部15内にSiO膜17を形成する。
特許請求の範囲
【請求項1】
トランジスタ形成領域の半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、
前記第2半導体層下の前記第1半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、
トランジスタ形成領域の外側にある前記第2半導体層と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、
前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層上に当該第1半導体層よりもエッチングの選択比が小さな半導体層Aを形成する工程と、
前記第1半導体層と前記半導体層Aとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、
前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記半導体層Aと同じ材料からなる半導体層Bを形成する工程と、
前記半導体層Aと前記半導体層Bとで構成される第2半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、
前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項4】
前記第2半導体層を形成した後で、当該第2半導体層上に酸化防止膜を形成する工程を含み、
前記第1半導体層の端部を露出させる工程では、
前記酸化防止膜のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第2半導体層及び前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる、ことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記空洞部内に埋め込み酸化膜を形成する工程では、
前記第2半導体層と前記半導体基板とを熱酸化することにより、前記空洞部内に前記埋め込み酸化膜を形成する、ことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記空洞部内に埋め込み酸化膜を形成した後で、前記酸化防止膜をエッチングして取り除く工程と、
前記酸化防止膜が取り除かれた前記第2半導体層の前記ソース形成領域と前記ドレイン形成領域とに挟まれた部分上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース形成領域の前記第2半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第2半導体層にドレイン層を形成する工程と、を含むことを特徴とする請求項4又は請求項5に記載の半導体装置の製造方法。
【請求項7】
半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、
前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ埋め込み酸化膜が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には埋め込み酸化膜は無く、
前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とする半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の製造方法及び、半導体装置に関し、特に、特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えることができるようにしたものである。
【背景技術】
【0002】
SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタ(以下、「SOIトランジスタ」という。)は、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxygen)基板や貼り合わせ基板などが用いられている。
【0003】
その一方で、酸化シリコン(SiO)はシリコン(Si)に比べて熱伝導率が悪いため、SOIデバイスの動作温度は、従来のシリコンデバイスに比べて高くなる。この現象は、セルフヒート効果と呼ばれ、デバイスのパフォーマンスや、信頼性を悪化させる一因となっている。
また、SOIトランジスタでは、基板浮遊効果も問題である。この効果が及ぼす影響としては、例えばNchトランジスタでは、インパクトイオン化によりドレイン端にホールが発生し、このホールがボディに蓄積されることにより耐圧が劣化する等が挙げられる。
【0004】
このような問題を解決するために、ソース/ドレインのみがSOI構造になっているDSOI(Drain/Source on Insulator)トランジスタが提案されている(例えば、非特許文献1参照。)。
この非特許文献1に開示されたDSOIトランジスタは、上記SIMOX法を応用した製造方法で作られてきた。即ち、まずは始めに、シリコン(Si)基板全体にマスクを形成し、SOI構造を作りたい部分(ここでは、ソース/ドレイン)に窓を開ける。次に、ボックスとなる部分をターゲットとして、酸素イオンを高濃度にイオン注入する。その後、Si基板を高温でアニールして、ソース/ドレイン下のボックスの深さにSiO領域を形成する。この方法によれば、ソース/ドレイン下にのみSiO領域を形成し、チャネル下にはSiO領域を形成しないので、セルフヒート効果や、基板浮遊効果を抑制することができた。
【特許文献1】特開2002−299591号公報
【特許文献2】特開2000−124092号公報
【非特許文献1】Ping He,et al.IEEE International SOI Conference,2002,p55
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上記DSOIトランジスタの製造方法によれば、Si基板の結晶性維持の観点から、酸素イオンの注入中にSi基板を加熱する必要があり、そのため、いわゆる「ホットインプラ装置」が必要である。また、ソース/ドレイン下にSiO領域を形成するために、1300℃以上の熱処理が可能な「高温アニール炉」が必要である。つまり、SIMOX法を行うための特殊な装置とそれらを稼動するための電力が必要であり、コスト高であるとともに環境への負荷も大きかった。(問題点1)。
【0006】
また、上記DSOIトランジスタの製造方法によれば、高濃度の酸素イオン注入によってSi基板に結晶欠陥が生じ、この欠陥がデバイス特性に悪影響を与えてしまうおそれがあった(問題点2)。
本発明は、このような事情に鑑みてなされたものであって、特殊な製造装置とそれに伴う環境への負荷を減少し、製造時の結晶欠陥の発生を抑えたDSOIトランジスタを有する半導体装置の製造方法及び、半導体装置の提供を目的とする。
【課題を解決するための手段】
【0007】
〔発明1〕 上記目的を達成するために、発明1の半導体装置の製造方法は、トランジスタ形成領域の半導体基板上に第1半導体層を形成する工程と、前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記トランジスタ形成領域の前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、前記第2半導体層下の前記第1半導体層を前記トランジスタ形成領域の外側からエッチングして取り除くことにより、前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【0008】
ここで、「半導体基板」は例えばバルクのシリコン(Si)基板であり、「第1半導体層」は例えばシリコンゲルマニウム(SiGe)層である。また、「第2半導体層」は例えばSi層である。このような第1半導体層と第2半導体層は、例えばエピタキシャル成長法により形成する。
発明1の半導体装置の製造方法によれば、SIMOX法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたDSOIトランジスタの提供が可能である。
【0009】
〔発明2〕 発明2の半導体装置の製造方法は、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該第1半導体層に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を形成する工程と、トランジスタ形成領域の外側にある前記第2半導体層と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、SIMOX法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたDSOIトランジスタの提供が可能である。
【0010】
〔発明3〕 発明3の半導体装置の製造方法は、半導体基板上に第1半導体層を形成する工程と、前記第1半導体層上に当該第1半導体層よりもエッチングの選択比が小さな半導体層Aを形成する工程と、前記第1半導体層と前記半導体層Aとで構成される積層体のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除くことにより、当該積層体に前記半導体基板の表面を露出させる溝部を形成する工程と、前記溝部内が埋め込まれ且つ前記第1半導体層上が覆われるように、前記半導体基板上に前記半導体層Aと同じ材料からなる半導体層Bを形成する工程と、前記半導体層Aと前記半導体層Bとで構成される第2半導体層のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる工程と、前記第1半導体層をその露出した前記端部からエッチングして取り除くことにより、前記トランジスタ形成領域の前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【0011】
ここで、「半導体層A」及び「半導体層B」は例えばSi層である。このような半導体層Aと半導体層Bは、例えばエピタキシャル成長法により形成する。
発明3の半導体装置の製造方法によれば、SIMOX法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたDSOIトランジスタの提供が可能である。
【0012】
また、この半導体装置の製造方法によれば、ソース形成領域とドレイン形成領域の第2半導体層だけが厚く、その表面はゲート電極下の第2半導体層の表面よりも上側に位置する構造(即ち、エレベーテッドソース/ドレイン構造)を形成することができる。例えば、半導体層Aを厚く形成することで、ソース形成領域とドレイン形成領域の第2半導体層だけを選択的に厚くすることが可能である。従って、ソース層及びドレイン層にコンタクトするプラグ電極等が埋め込み酸化膜まで到達してしまう等の不具合を防ぐことができる。
【0013】
〔発明4〕 発明4の半導体装置の製造方法は、発明3の半導体装置の製造方法において、前記第2半導体層を形成した後で、当該第2半導体層上に酸化防止膜を形成する工程を含み、前記第1半導体層の端部を露出させる工程では、前記酸化防止膜のうちのトランジスタ形成領域の外側にある部分と、当該外側にある前記第2半導体層及び前記第1半導体層とを順次エッチングして取り除くことにより、前記トランジスタ形成領域の周囲に沿って前記第1半導体層の端部を露出させる、ことを特徴とするものである。
【0014】
ここで、酸化防止膜とは、例えば、シリコン酸化膜(SiO)とシリコン窒化膜(Si)とからなる積層構造の膜である。このような膜は、例えばCVD法によって形成する。
発明4の半導体装置の製造方法によれば、第2半導体基板を熱処理しても、酸化防止膜によって第2半導体層の上面の酸化を防ぐことができる。従って、第2半導体層と半導体基板とを熱酸化することにより、空洞部内に埋め込み酸化膜を形成することが可能である。
【0015】
〔発明5〕 発明5の半導体装置の製造方法は、発明4の半導体装置の製造方法において、前記空洞部内に埋め込み酸化膜を形成する工程では、前記第2半導体層と前記半導体基板とを熱酸化することにより、前記空洞部内に前記埋め込み酸化膜を形成する、ことを特徴とするものである。
このような構成であれば、空洞部内に埋め込み酸化膜を隙間無く形成することが容易である。
【0016】
〔発明6〕 発明6の半導体装置の製造方法は、発明4又は発明5の半導体装置の製造方法において、前記空洞部内に埋め込み酸化膜を形成した後で、前記酸化防止膜をエッチングして取り除く工程と、前記酸化防止膜が取り除かれた前記第2半導体層の前記ソース形成領域と前記ドレイン形成領域とに挟まれた部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース形成領域の前記第2半導体層にソース層を形成すると共に、前記ドレイン形成領域の前記第2半導体層にドレイン層を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、エレベーテッドソース/ドレイン構造のDSOIトランジスタを載せた半導体装置(即ち、DSOIデバイス)の提供が可能である。
【0017】
〔発明7〕 発明7の半導体装置は、半導体基板上の半導体層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成されたソース層及びドレイン層と、を含んで構成されるトランジスタを有し、前記ソース層と前記半導体基板との間及び、前記ドレイン層と前記半導体基板との間にはそれぞれ埋め込み酸化膜が存在し、且つ前記ゲート電極下の前記半導体層と前記半導体基板との間には埋め込み酸化膜は無く、前記ソース層及び前記ドレイン層が形成された前記半導体層はその厚さが大きく、その表面は前記ゲート電極下の前記半導体層の表面よりも上側に位置していることを特徴とするものである。ここで、「(半導体層の)厚さが大きく」とは、ソース層及びドレイン層上にプラグ電極等を形成する際に、プラグ電極が半導体層を突き抜けてその下の埋め込み酸化膜まで達してしまうことが少なくとも無い程度に、当該半導体層の厚さが大きい、ということである。
【0018】
発明7の半導体装置によれば、ソース層及びドレイン層にコンタクトするプラグ電極等が埋め込み酸化膜まで到達してしまう等の不具合を防ぐことができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の実施の形態を図面を参照しながら説明する。
図1(A)〜図3(C)は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
図1(A)に示すように、まず始めに、バルクのシリコンウエーハであるSi基板1を用意する。次に、図1(B)に示すように、このSi基板1上にSiGe層3を形成し、その上に第1のSi層5を形成する。SiGe層3及びSi層5は、それぞれエピタキシャル成長法(又は、選択エピタキシャル成長法)によって形成する。
【0020】
なお、SiGe層3を形成する前に、Si基板1に対してドライエッチング処理を行っていた場合には、そのドライエッチング処理によってSi基板1にダメージが生じた可能性がある。そこで、このダメージを取り除くために、SiGe層3を形成する前にSi基板1の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除いておいても良い。
次に、図1(C)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、SiGe層3とSi層5とからなる積層体に、Si基板1の表面を露出させるトレンチ(溝部)7を形成する。このトレンチ7は、トランジスタ形成領域の中の、ソース形成領域とドレイン形成領域とに挟まれた位置(以下、「チャネル領域」という。)に形成する。
【0021】
次に、図2(A)に示すように、このトレンチが埋め込まれ、且つSi層1が覆われるようにして、Si基板1上に第2のSi層9を形成する。この第2のSi層9は、エピタキシャル成長法(又は、選択エピタキシャル成長法)によって形成する。
なお、ここでは、トレンチを形成する際のドライエッチング処理でSi基板1に生じてしまったダメージを取り除くために、Si層9を形成する前にSi基板1及びSi層5の表面を薄く酸化し、続いて、ウエットエッチでその酸化膜を除く処理を行っても良い。以下では、第1、第2のSi層5,9を合わせて、Si層10という。
【0022】
次に、このSi層10を形成したSi基板1を熱酸化して、Si層10の表面にシリコン窒化膜(Si)膜の下地となるシリコン酸化(SiO)膜11を形成する。そして、このSiO膜11上にSi膜13を形成する。このSi膜13は、後の工程でSi基板1を熱酸化する際に、Si層10表面の酸化を防止するための膜である。このSi膜13は、例えばCVDにより形成する。
【0023】
次に、図2(B)に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、トランジスタ形成領域の外側にあるSi膜13と、SiO膜と、Si層10と、SiGe層3とを順次エッチングして取り除く(即ち、素子分離する。)。これにより、トランジスタ形成領域の周囲に沿って、Si膜13と、SiO膜11と、Si層10と、SiGe層3の側面(端部)を露出させる。
【0024】
次に、図2(C)に示すように、例えばフッ硝酸等のエッチング液を用いて、SiGe層3をその露出した側面から(即ち、側方から)エッチングする。フッ硝酸を用いたウエットエッチングでは、SiGeとSiとのエッチングの選択比は、例えば100:1程度であるから、Si層10をあまりエッチングすることなくSiGe層3だけを選択的に取り除くことが可能である。図2(C)に示すように、SiGe層3を完全に取り除くことで、トランジスタ形成領域のSi層10下に空洞部15を形成する。この空洞部15上のSi層10がソース形成領域又はドレイン形成領域である。
【0025】
次に、Si基板1およびSi層10の熱酸化を行う。これより、図3(A)に示すように、Si基板1とSi層10との間の空洞部を埋め込むようにしてSiO膜(即ち、ボックス)17が形成される。図3(A)において、SiO膜17による空洞部の埋め込みが十分でない場合には、熱酸化の後でCVDなどの方法により空洞部内にSiO膜等を堆積させるようにしても良い。
【0026】
その後、基板全体にCVDなどの方法により、SiOを堆積させ、CMPなどの方法により、デバイス表面を平坦化するとともに、素子分離を行う。この際、Si膜はCMPのエッチングストッパーとして機能する。
その後、図3(A)において、Si膜13をエッチングして取り除く。さらに、Si膜13の下地であるSiO膜11をエッチングして取り除き、図3(B)に示すように、トランジスタ形成領域でSi層10の表面を露出させる。これ以降の工程は、通常のトランジスタの形成工程と同じである。
【0027】
例えば、Si層10の表面に閾値調整用のイオン注入(即ち、チャネルイオン注入)を行う。次に、Si層10を熱酸化して、その表面にゲート酸化膜21を形成する。そして、図3(C)に示すように、チャネル領域のゲート酸化膜21上にゲート電極23を形成する。さらに、このゲート電極23をマスクにしてLDD(lightly doped drain)インプラを行った後で、ゲート電極23の側面にサイドウォール25を形成する。そして、このゲート電極23及びサイドウォール25をマスクとして、ソース形成領域とドレイン形成領域のSi層10に、As、P、Bなどの不純物をイオン注入することにより、ソース層27a及びドレイン層27bを形成し、DSOIトランジスタ100を完成させる。
【0028】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、SIMOX法で使用するようなホットインプラ装置や、高温アニール炉等の特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたDSOIトランジスタの提供が可能である。
また、この半導体装置の製造方法によれば、Si層10のうちのソース層27a及びドレイン層27bが形成される部分だけを厚く、その表面はゲート電極23下のSi層10表面よりも上側に位置する構造(即ち、エレベーテッドソース/ドレイン構造)のDSOIトランジスタを形成できる。例えば、Si層5を厚く形成することで、ソース形成領域及びドレイン形成領域のSi層10だけを選択的に厚くすることが可能である。従って、ソース層27a及びドレイン層27b上にプラグ電極(図示せず)を形成する際に、プラグ電極がSiO膜(ボックス)17まで到達してしまう等の不具合を防ぐことができる。
【0029】
この実施の形態では、Si基板1が本発明の「半導体基板」に対応し、SiGe層3が本発明の「第1半導体層」に対応している。また、第1のSi層5が本発明の「半導体層A」に対応し、第2のSi層9が本発明の「半導体層B」に対応し、これらで構成されるSi層10が本発明の「第2半導体層(又は、半導体層)」に対応している。さらに、トレンチ7が本発明の「溝部」に対応し、SiO膜17が本発明の「埋め込み酸化膜」に対応している。また、SiO膜11とSi膜13とが本発明の「酸化防止膜」に対応し、ゲート酸化膜21が本発明の「ゲート絶縁膜」に対応している。
【0030】
なお、この実施の形態では、図2(C)及び図3(A)で示したように、Si基板1およびSi層10の熱酸化を行うことによって、空洞部15内にSiO膜17を形成する場合について説明した。しかしながら、空洞部15内へのSiO膜の形成方法はこれに限られることはない。例えばTEOS(tetra ethyl ortho silicate)を用いたCVDで、上記空洞部15内にSiO膜を形成しても良い。TEOSは成膜表面での流動性が高いので、側方のみ開口した空洞部15内でもSiO膜の形成が可能と考えられる。
【0031】
また、この実施の形態では、図1(B)で示したように、Si基板1上の全面にSiGe層3と第1のSi層10、第2のSi層10をそれぞれ形成する場合について説明した。しかしながら、これらの層は、Si基板1上の全面ではなく、トランジスタ形成領域にのみ形成し、トランジスタ形成領域以外の領域(例えば、素子分離領域)には形成しないようにしても良い。例えば、素子分離領域のSi基板1表面をSiO膜で覆った状態で、SiGe層3やSi層10等を選択エピタキシャル成長法により形成しても良い。
【0032】
このような方法であっても、上記実施の形態と同様に、SIMOX法で使用するような特殊な製造装置を用いずに済むので、コスト安で、大量の電力消費による環境への負荷もなく、製造時の結晶欠陥の発生を抑えたDSOIトランジスタを製造することができる。
さらに、この実施の形態では、「半導体基板」の材質がSiで、「第1半導体層」の材質がSiGeで、「第2半導体層」の材質がSiの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。また、「第1半導体層」の材質としては、Si基板1および第2半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第1半導体層」および「第2半導体層」の材質として、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【0033】
【図1】実施の形態に係る半導体装置の製造方法を示す図(その1)。
【図2】実施の形態に係る半導体装置の製造方法を示す図(その2)。
【図3】実施の形態に係る半導体装置の製造方法を示す図(その3)。
【符号の説明】
【0034】
1 Si基板、3 SiGe層、5 第1のSi層、7 トレンチ、9 第2のSi層、10 Si層(Si層5+Si層9)、11 (下地の)SiO膜、13 Si膜、15 空洞部、17 (埋め込み用の)SiO膜、21 ゲート酸化膜、23 ゲート電極、25 サイドウォール、27a ソース層、27b ドレイン層、28 素子間分離絶縁膜、100 (エレベーテッドソース/ドレイン構造の)DSOIトランジスタ




 

 


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