発明の名称 半導体集積回路 発行国 日本国特許庁（ＪＰ） 公報種別 公開特許公報（Ａ） 公開番号 特開２００７−２７１６０（Ｐ２００７−２７１６０Ａ） 公開日 平成１９年２月１日（２００７．２．１） 出願番号 特願２００５−２０２５３３（Ｐ２００５−２０２５３３） 出願日 平成１７年７月１２日（２００５．７．１２） 代理人 【識別番号】１０００９５７２８ 【弁理士】 【氏名又は名称】上柳 雅誉 発明者 門脇 忠雄 要約 課題 複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路において、論理回路以外のアナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減する。 解決手段 半導体集積回路は、複数のセルを配置・配線することによって構成される論理回路が形成された第１の領域と論理回路以外の回路が形成された第２の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、第１及び第２の領域に形成された回路の内部配線又は入出力配線が形成されたＮ層の下層側の配線層と、第２の領域に形成された回路の内部配線又は入出力配線が形成されたＭ層の上層側の配線層とを含む（Ｎ＋Ｍ）層の配線層とを具備する。 特許請求の範囲 【請求項１】 複数のセルを配置・配線することによって構成される論理回路が形成された第１の領域と論理回路以外の回路が形成された第２の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、 前記半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、前記第１及び第２の領域に形成された回路の内部配線又は前記第１及び第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線が形成されたＮ層の下層側の配線層と、前記第２の領域に形成された回路の内部配線又は前記第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線が形成されたＭ層の上層側の配線層とを含む（Ｎ＋Ｍ）層の配線層と（Ｎ、Ｍは自然数）、 を具備する半導体集積回路。 【請求項２】 前記Ｍ層の上層側の配線層が、前記第１の領域におけるＮ層の下層側の配線層上を通過して、前記第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線を含む、請求項１記載の半導体集積回路。 【請求項３】 前記半導体基板が、論理回路以外の回路が形成された第３の領域をさらに有し、 前記Ｍ層の上層側の配線層が、前記第１の領域におけるＮ層の下層側の配線層上を通過して、前記第２の領域に形成された回路と前記第３の領域に形成された回路とを電気的に接続するための配線を含む、請求項１記載の半導体集積回路。 【請求項４】 前記論理回路が、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成された、請求項１〜３のいずれか１項記載の半導体集積回路。 【請求項５】 前記論理回路が、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成された、請求項１〜３のいずれか１項記載の半導体集積回路。 発明の詳細な説明 【技術分野】 【０００１】 本発明は、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路に関する。 【背景技術】 【０００２】 半導体集積回路の論理回路部のレイアウト設計は、開発期間を短縮するために、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによって行われることが多い。また、半導体集積回路の論理回路部における集積度を高めるために、論理回路部において形成される配線の多層化が進められている。一方、論理回路以外のアナログ回路部等においては、論理回路部におけるよりも１〜２層少ない配線層が用いられる。 【０００３】 図６は、従来の半導体集積回路のレイアウトの例を示す概略図である。図６に示すように、半導体基板４００において、論理回路部４１０と、論理回路以外の回路部４２０と、複数の入出力セル４３０とが配置されている。例えば、論理回路部４１０においては、半導体基板４００上に層間絶縁膜を介して３層の配線層が形成され、論理回路以外の回路部４２０においては、半導体基板４００上に層間絶縁膜を介して２層の配線層が形成される。 【０００４】 その結果、論理回路部４１０においては、３層の配線層の全てを用いて配線が行われるので、論理回路以外の回路のための配線を配置することができないという問題があった。また、最上配線層において、論理回路部４１０と論理回路以外の回路部４２０との間に配線の疎密が生じ、その上に形成される保護膜の平坦化が困難となってしまう。そこで、保護膜の平坦化を図るために、論理回路以外の回路部４２０において、最上配線層の広い範囲にダミーパターンを配置することが行われているが、これにより半導体集積回路の製造コストの上昇を招いてしまう。 【０００５】 下記の特許文献１には、機能素子を有するチップ領域に、高い均一性で桂馬とび配置の正方形ダミーパターンを配置し、複数のチップをダイシングにより分離するためのスクライブ領域に、高い対チッピング耐性を有する格子状配置の矩形ダミーパターンを配置する半導体装置が開示されている。これにより、チップ領域内における配線の高い均一性と、スクライブ領域における高い対チッピング耐性とを両立することができる。しかしながら、広い範囲にダミーパターンを配置することによる製造コストの上昇や、論理回路以外の回路のための配線の配置に関する問題は、依然として解決されていない。 【特許文献１】特開２００４−２３５３５７号公報（第１頁、図１） 【発明の開示】 【発明が解決しようとする課題】 【０００６】 そこで、上記の点に鑑み、本発明は、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路において、論理回路以外のアナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減することを目的とする。 【課題を解決するための手段】 【０００７】 上記の課題を解決するために、本発明に係る半導体集積回路は、複数のセルを配置・配線することによって構成される論理回路が形成された第１の領域と論理回路以外の回路が形成された第２の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、第１及び第２の領域に形成された回路の内部配線又は第１及び第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線が形成されたＮ層の下層側の配線層と、第２の領域に形成された回路の内部配線又は第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線が形成されたＭ層の上層側の配線層とを含む（Ｎ＋Ｍ）層の配線層と（Ｎ、Ｍは自然数）を具備する。 【０００８】 ここで、Ｍ層の上層側の配線層が、第１の領域におけるＮ層の下層側の配線層上を通過して、第２の領域に形成された回路と少なくとも１つの入出力回路とを電気的に接続するための配線を含むようにしても良い。 【０００９】 あるいは、半導体基板が、論理回路以外の回路が形成された第３の領域をさらに有し、Ｍ層の上層側の配線層が、第１の領域におけるＮ層の下層側の配線層上を通過して、第２の領域に形成された回路と第３の領域に形成された回路とを電気的に接続するための配線を含むようにしても良い。 【００１０】 以上において、論理回路は、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成されても良いし、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成されても良い。 【発明の効果】 【００１１】 本発明によれば、論理回路のための配線層の数を論理回路以外のアナログ回路等のための配線層の数よりも少なくすることにより、アナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減することができる。 【発明を実施するための最良の形態】 【００１２】 以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。 図１は、本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す概略図である。図１に示すように、この半導体集積回路において、半導体基板１００は、複数のセルを配置・配線することによって構成される論理回路が形成された第１の領域（論理回路部）１０と、論理回路以外の回路が形成された第２の領域（論理回路以外の回路部）２０と、複数の入出力セル３０によって構成される入出力回路が形成された周辺領域とを有している。各々の入出力セル３０には、ワイアボンディング等によりパッケージの端子と電気的に接続されるパッドが設けられている。 【００１３】 半導体基板１００には、それぞれの回路に用いられる複数のトランジスタが形成されている。複数のトランジスタが形成された半導体基板１００上には、（Ｎ＋Ｍ）層の配線層が、層間絶縁膜を介して繰り返し形成されている（Ｎ、Ｍは自然数）。 【００１４】 本実施形態においては、その内、Ｎ層の下層側の配線層において、第１の領域１０及び第２の領域２０に形成された回路の内部配線、又は、第１の領域１０及び第２の領域２０に形成された回路と少なくとも１つの入出力セル３０とを電気的に接続するための配線が形成されている。また、Ｍ層の上層側の配線層において、第２の領域２０に形成された回路の内部配線、又は、第２の領域２０に形成された回路と少なくとも１つの入出力セル３０とを電気的に接続するための配線が形成されている。 【００１５】 ここで、Ｍ層の上層側の配線層は、第１の領域１０におけるＮ層の下層側の配線層上を通過して、第２の領域２０に形成された回路と少なくとも１つの入出力セル３０とを電気的に接続するための配線を含んでいる。 【００１６】 第１の領域１０に形成された論理回路は、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成されても良いし、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成されても良い。以下においては、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって論理回路を構成する場合について説明する。 【００１７】 図２は、本発明の第１の実施形態に係る半導体集積回路の論理回路部におけるレイアウトの一部を示す平面図であり、図３は、図２のＡ−Ａ’面における断面図である。なお、図２においては、第２層の配線までが示されており、また、素子間の接続を見易くするために絶縁膜は省略されている。 【００１８】 図２及び図３に示すように、半導体基板１００内に、Ｎウエル１０１及びＰウエル１０２が形成されている。半導体基板１００上には、ゲート絶縁膜を介して、ゲート電極となるポリシリコン１１〜１３が形成されており、また、電源電位ＶＤＤ及び電源電位ＶＳＳの電源パターンとなるポリシリコン３１及び３２が形成されている。ゲート電極の両側のＮウエル１０１及びＰウエル１０２内には、ソース／ドレインとなるＰ型不純物拡散領域１〜５及びＮ型不純物拡散領域１４〜１８がそれぞれ形成されている。 【００１９】 さらに、半導体基板１００上には、層間絶縁膜を介して、ゲート電極又はソース／ドレイン等に接続される第１層の配線１１１〜１１４と、第１層の配線に接続される第２層の配線２１１とが形成されている。ここで、配線１１４は、層間絶縁膜に形成されたコンタクトホールを介してＰ型不純物拡散領域４及びＮ型不純物拡散領域１７に接続されている。また、配線２１１は、層間絶縁膜に形成されたスルーホールを介して配線１１４に接続されている。これにより、配線２１１は、論理回路部に形成された１つの回路と半導体基板の周辺部に形成された１つの入出力セルとを電気的に接続している。 【００２０】 図３に示すように、論理回路部に形成された回路の内部配線、又は、論理回路部に形成された回路と少なくとも１つの入出力セルとを電気的に接続するための配線１１４及び２１１が、第１層及び第２層の配線層にそれぞれ形成されている。一方、最上配線層である第３層の配線層においては、論理回路部における第１層及び第２層の配線層上を通過して、論理回路以外の回路部に形成された回路と少なくとも１つの入出力セルとを電気的に接続するための配線３１１が形成されている。 【００２１】 図４は、本発明の第１の実施形態に係る半導体集積回路の論理回路以外の回路部における断面図である。図４に示すように、半導体基板１００上には、ゲート絶縁膜を介して、ゲート電極２１が形成されており、ゲート電極２１の両側の半導体基板１００内には、ソース／ドレインとなる不純物拡散領域２２及び２３が形成されている。 【００２２】 さらに、半導体基板１００上には、層間絶縁膜を介して、ゲート電極又はソース／ドレイン等に接続される第１層の配線１２１及び１２２と、第１層の配線に接続される第２層の配線２２１及び２２２と、第２層の配線に接続される第３層の配線３２１とが形成されている。ここで、配線１２１及び１２２は、層間絶縁膜に形成されたコンタクトホールを介して、不純物拡散領域２２及び２３にそれぞれ接続されている。また、配線２２１及び２２２は、層間絶縁膜に形成されたスルーホールを介して、配線１２１及び１２２にそれぞれ接続されている。さらに、配線３２１は、層間絶縁膜に形成されたスルーホールを介して、配線２２１に接続されている。 【００２３】 図４に示すように、論理回路以外の回路部に形成された回路の内部配線、又は、論理回路以外の回路部に形成された回路と少なくとも１つの入出力セルとを電気的に接続するための配線１２１、１２２、２２１、２２２、３２１が、第１層〜第３層の配線層に形成されている。 【００２４】 このように、論理回路部は、必要に応じてレイアウト領域を広げることによって、論理回路以外の回路部における３層配線よりも少ない２層配線で形成されている。これにより、論理回路以外の回路と入出力セルとを接続するための配線領域が拡大し、回路の配置や配線の自由度が増加するので、論理回路以外の回路のための配線が多い半導体集積回路においては、集積度の向上を図ることができる。また、配線領域が拡大することにより、論理回路以外の回路としてアナログ回路を搭載する場合に、配線幅を太くしたり配線長を短くすることによって、配線のインピーダンスを低くして特性を改善することができる。 以上においては、３層の配線層を使用する場合（Ｎ＝２、Ｍ＝１）について説明したが、本発明は、これに限定されず、Ｎ及びＭが任意の整数である場合に適用できる。 【００２５】 次に、第２の実施形態について説明する。 図５は、本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す概略図である。図５に示すように、この半導体集積回路において、半導体基板２００は、複数のセルを配置・配線することによって構成される論理回路が形成された第１の領域（論理回路部）４０と、論理回路以外の回路が形成された第２及び第３の領域（論理回路以外の回路部）５０及び６０と、複数の入出力セル７０によって構成される入出力回路が形成された周辺領域とを有している。各々の入出力セル７０には、ワイアボンディング等によりパッケージの端子と電気的に接続されるパッドが設けられている。 【００２６】 半導体基板２００には、それぞれの回路に用いられる複数のトランジスタが形成されている。複数のトランジスタが形成された半導体基板２００上には、（Ｎ＋Ｍ）層の配線層が、層間絶縁膜を介して繰り返し形成されている（Ｎ、Ｍは自然数）。 【００２７】 本実施形態においては、その内、Ｎ層の下層側の配線層において、第１の領域４０〜第３の領域６０に形成された回路の内部配線、又は、第１の領域４０〜第３の領域６０に形成された回路と少なくとも１つの入出力セル７０とを電気的に接続するための配線が形成されている。また、Ｍ層の上層側の配線層において、第２の領域５０及び第３の領域６０に形成された回路の内部配線、又は、第２の領域５０及び第３の領域６０に形成された回路と少なくとも１つの入出力セル７０とを電気的に接続するための配線が形成されている。 【００２８】 ここで、Ｍ層の上層側の配線層は、第１の領域４０におけるＮ層の下層側の配線層上を通過して、第２の領域５０に形成された回路と第３の領域６０に形成された回路とを電気的に接続するための配線を含んでいる。なお、図５に示す第１の領域４０の断面図は図３と同様であり、第２の領域５０及び第３の領域６０の断面図は図４と同様である。 【００２９】 このように、論理回路部は、必要に応じてレイアウト領域を広げることによって、論理回路以外の回路部における配線層よりも少ない配線層で形成されている。これにより、論理回路以外の複数の回路部同士を接続するための配線領域が拡大し、回路の配置や配線の自由度が増加するので、論理回路以外の回路のための配線が多い半導体集積回路においては、集積度の向上を図ることができる。また、配線領域が拡大することにより、論理回路以外の回路としてアナログ回路を搭載する場合に、配線幅を太くしたり配線長を短くすることにより、配線のインピーダンスを低くして特性を改善することができる。 【図面の簡単な説明】 【００３０】 【図１】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す概略図。 【図２】本発明の第１の実施形態における論理回路部のレイアウトを示す平面図。 【図３】図２のＡ−Ａ’面における断面図。 【図４】本発明の第１の実施形態における論理回路以外の回路部における断面図。 【図５】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す概略図。 【図６】従来の半導体集積回路のレイアウトの例を示す概略図。 【符号の説明】 【００３１】 １０、４０ 第１の領域、 ２０、５０ 第２の領域、 ６０ 第３の領域、 ３０、７０ 入出力セル、 １１〜１３、３１、３２ ポリシリコン、 １〜５ Ｐ型不純物拡散領域、 １４〜１８ Ｎ型不純物拡散領域、 １００、２００ 半導体基板、 １０１ Ｎウエル、 １０２ Ｐウエル、 １１１〜１２２ 第１層の配線、 ２１１〜２２２ 第２層の配線、 ３１１〜３２１ 第３層の配線