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発明の名称 半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−27160(P2007−27160A)
公開日 平成19年2月1日(2007.2.1)
出願番号 特願2005−202533(P2005−202533)
出願日 平成17年7月12日(2005.7.12)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 門脇 忠雄
要約 課題
複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路において、論理回路以外のアナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減する。

解決手段
半導体集積回路は、複数のセルを配置・配線することによって構成される論理回路が形成された第1の領域と論理回路以外の回路が形成された第2の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、第1及び第2の領域に形成された回路の内部配線又は入出力配線が形成されたN層の下層側の配線層と、第2の領域に形成された回路の内部配線又は入出力配線が形成されたM層の上層側の配線層とを含む(N+M)層の配線層とを具備する。
特許請求の範囲
【請求項1】
複数のセルを配置・配線することによって構成される論理回路が形成された第1の領域と論理回路以外の回路が形成された第2の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、
前記半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、前記第1及び第2の領域に形成された回路の内部配線又は前記第1及び第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線が形成されたN層の下層側の配線層と、前記第2の領域に形成された回路の内部配線又は前記第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線が形成されたM層の上層側の配線層とを含む(N+M)層の配線層と(N、Mは自然数)、
を具備する半導体集積回路。
【請求項2】
前記M層の上層側の配線層が、前記第1の領域におけるN層の下層側の配線層上を通過して、前記第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線を含む、請求項1記載の半導体集積回路。
【請求項3】
前記半導体基板が、論理回路以外の回路が形成された第3の領域をさらに有し、
前記M層の上層側の配線層が、前記第1の領域におけるN層の下層側の配線層上を通過して、前記第2の領域に形成された回路と前記第3の領域に形成された回路とを電気的に接続するための配線を含む、請求項1記載の半導体集積回路。
【請求項4】
前記論理回路が、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成された、請求項1〜3のいずれか1項記載の半導体集積回路。
【請求項5】
前記論理回路が、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成された、請求項1〜3のいずれか1項記載の半導体集積回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路の論理回路部のレイアウト設計は、開発期間を短縮するために、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによって行われることが多い。また、半導体集積回路の論理回路部における集積度を高めるために、論理回路部において形成される配線の多層化が進められている。一方、論理回路以外のアナログ回路部等においては、論理回路部におけるよりも1〜2層少ない配線層が用いられる。
【0003】
図6は、従来の半導体集積回路のレイアウトの例を示す概略図である。図6に示すように、半導体基板400において、論理回路部410と、論理回路以外の回路部420と、複数の入出力セル430とが配置されている。例えば、論理回路部410においては、半導体基板400上に層間絶縁膜を介して3層の配線層が形成され、論理回路以外の回路部420においては、半導体基板400上に層間絶縁膜を介して2層の配線層が形成される。
【0004】
その結果、論理回路部410においては、3層の配線層の全てを用いて配線が行われるので、論理回路以外の回路のための配線を配置することができないという問題があった。また、最上配線層において、論理回路部410と論理回路以外の回路部420との間に配線の疎密が生じ、その上に形成される保護膜の平坦化が困難となってしまう。そこで、保護膜の平坦化を図るために、論理回路以外の回路部420において、最上配線層の広い範囲にダミーパターンを配置することが行われているが、これにより半導体集積回路の製造コストの上昇を招いてしまう。
【0005】
下記の特許文献1には、機能素子を有するチップ領域に、高い均一性で桂馬とび配置の正方形ダミーパターンを配置し、複数のチップをダイシングにより分離するためのスクライブ領域に、高い対チッピング耐性を有する格子状配置の矩形ダミーパターンを配置する半導体装置が開示されている。これにより、チップ領域内における配線の高い均一性と、スクライブ領域における高い対チッピング耐性とを両立することができる。しかしながら、広い範囲にダミーパターンを配置することによる製造コストの上昇や、論理回路以外の回路のための配線の配置に関する問題は、依然として解決されていない。
【特許文献1】特開2004−235357号公報(第1頁、図1)
【発明の開示】
【発明が解決しようとする課題】
【0006】
そこで、上記の点に鑑み、本発明は、ゲートアレイ方式やスタンダードセル方式等の複数のセルを配置・配線することによってレイアウト設計される論理回路部を有する半導体集積回路において、論理回路以外のアナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減することを目的とする。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、本発明に係る半導体集積回路は、複数のセルを配置・配線することによって構成される論理回路が形成された第1の領域と論理回路以外の回路が形成された第2の領域と複数の入出力回路が形成された周辺領域とを有する半導体基板と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、第1及び第2の領域に形成された回路の内部配線又は第1及び第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線が形成されたN層の下層側の配線層と、第2の領域に形成された回路の内部配線又は第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線が形成されたM層の上層側の配線層とを含む(N+M)層の配線層と(N、Mは自然数)を具備する。
【0008】
ここで、M層の上層側の配線層が、第1の領域におけるN層の下層側の配線層上を通過して、第2の領域に形成された回路と少なくとも1つの入出力回路とを電気的に接続するための配線を含むようにしても良い。
【0009】
あるいは、半導体基板が、論理回路以外の回路が形成された第3の領域をさらに有し、M層の上層側の配線層が、第1の領域におけるN層の下層側の配線層上を通過して、第2の領域に形成された回路と第3の領域に形成された回路とを電気的に接続するための配線を含むようにしても良い。
【0010】
以上において、論理回路は、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成されても良いし、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成されても良い。
【発明の効果】
【0011】
本発明によれば、論理回路のための配線層の数を論理回路以外のアナログ回路等のための配線層の数よりも少なくすることにより、アナログ回路等の配置や配線の自由度を増加させて配線のインピーダンス低減を図ると共に、ダミーパターンの面積を削減することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図1は、本発明の第1の実施形態に係る半導体集積回路のレイアウトを示す概略図である。図1に示すように、この半導体集積回路において、半導体基板100は、複数のセルを配置・配線することによって構成される論理回路が形成された第1の領域(論理回路部)10と、論理回路以外の回路が形成された第2の領域(論理回路以外の回路部)20と、複数の入出力セル30によって構成される入出力回路が形成された周辺領域とを有している。各々の入出力セル30には、ワイアボンディング等によりパッケージの端子と電気的に接続されるパッドが設けられている。
【0013】
半導体基板100には、それぞれの回路に用いられる複数のトランジスタが形成されている。複数のトランジスタが形成された半導体基板100上には、(N+M)層の配線層が、層間絶縁膜を介して繰り返し形成されている(N、Mは自然数)。
【0014】
本実施形態においては、その内、N層の下層側の配線層において、第1の領域10及び第2の領域20に形成された回路の内部配線、又は、第1の領域10及び第2の領域20に形成された回路と少なくとも1つの入出力セル30とを電気的に接続するための配線が形成されている。また、M層の上層側の配線層において、第2の領域20に形成された回路の内部配線、又は、第2の領域20に形成された回路と少なくとも1つの入出力セル30とを電気的に接続するための配線が形成されている。
【0015】
ここで、M層の上層側の配線層は、第1の領域10におけるN層の下層側の配線層上を通過して、第2の領域20に形成された回路と少なくとも1つの入出力セル30とを電気的に接続するための配線を含んでいる。
【0016】
第1の領域10に形成された論理回路は、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって構成されても良いし、スタンダードセル方式による複数のスタンダードセルを配置・配線することによって構成されても良い。以下においては、ゲートアレイ方式による複数のベーシックセルを配置・配線することによって論理回路を構成する場合について説明する。
【0017】
図2は、本発明の第1の実施形態に係る半導体集積回路の論理回路部におけるレイアウトの一部を示す平面図であり、図3は、図2のA−A’面における断面図である。なお、図2においては、第2層の配線までが示されており、また、素子間の接続を見易くするために絶縁膜は省略されている。
【0018】
図2及び図3に示すように、半導体基板100内に、Nウエル101及びPウエル102が形成されている。半導体基板100上には、ゲート絶縁膜を介して、ゲート電極となるポリシリコン11〜13が形成されており、また、電源電位VDD及び電源電位VSSの電源パターンとなるポリシリコン31及び32が形成されている。ゲート電極の両側のNウエル101及びPウエル102内には、ソース/ドレインとなるP型不純物拡散領域1〜5及びN型不純物拡散領域14〜18がそれぞれ形成されている。
【0019】
さらに、半導体基板100上には、層間絶縁膜を介して、ゲート電極又はソース/ドレイン等に接続される第1層の配線111〜114と、第1層の配線に接続される第2層の配線211とが形成されている。ここで、配線114は、層間絶縁膜に形成されたコンタクトホールを介してP型不純物拡散領域4及びN型不純物拡散領域17に接続されている。また、配線211は、層間絶縁膜に形成されたスルーホールを介して配線114に接続されている。これにより、配線211は、論理回路部に形成された1つの回路と半導体基板の周辺部に形成された1つの入出力セルとを電気的に接続している。
【0020】
図3に示すように、論理回路部に形成された回路の内部配線、又は、論理回路部に形成された回路と少なくとも1つの入出力セルとを電気的に接続するための配線114及び211が、第1層及び第2層の配線層にそれぞれ形成されている。一方、最上配線層である第3層の配線層においては、論理回路部における第1層及び第2層の配線層上を通過して、論理回路以外の回路部に形成された回路と少なくとも1つの入出力セルとを電気的に接続するための配線311が形成されている。
【0021】
図4は、本発明の第1の実施形態に係る半導体集積回路の論理回路以外の回路部における断面図である。図4に示すように、半導体基板100上には、ゲート絶縁膜を介して、ゲート電極21が形成されており、ゲート電極21の両側の半導体基板100内には、ソース/ドレインとなる不純物拡散領域22及び23が形成されている。
【0022】
さらに、半導体基板100上には、層間絶縁膜を介して、ゲート電極又はソース/ドレイン等に接続される第1層の配線121及び122と、第1層の配線に接続される第2層の配線221及び222と、第2層の配線に接続される第3層の配線321とが形成されている。ここで、配線121及び122は、層間絶縁膜に形成されたコンタクトホールを介して、不純物拡散領域22及び23にそれぞれ接続されている。また、配線221及び222は、層間絶縁膜に形成されたスルーホールを介して、配線121及び122にそれぞれ接続されている。さらに、配線321は、層間絶縁膜に形成されたスルーホールを介して、配線221に接続されている。
【0023】
図4に示すように、論理回路以外の回路部に形成された回路の内部配線、又は、論理回路以外の回路部に形成された回路と少なくとも1つの入出力セルとを電気的に接続するための配線121、122、221、222、321が、第1層〜第3層の配線層に形成されている。
【0024】
このように、論理回路部は、必要に応じてレイアウト領域を広げることによって、論理回路以外の回路部における3層配線よりも少ない2層配線で形成されている。これにより、論理回路以外の回路と入出力セルとを接続するための配線領域が拡大し、回路の配置や配線の自由度が増加するので、論理回路以外の回路のための配線が多い半導体集積回路においては、集積度の向上を図ることができる。また、配線領域が拡大することにより、論理回路以外の回路としてアナログ回路を搭載する場合に、配線幅を太くしたり配線長を短くすることによって、配線のインピーダンスを低くして特性を改善することができる。
以上においては、3層の配線層を使用する場合(N=2、M=1)について説明したが、本発明は、これに限定されず、N及びMが任意の整数である場合に適用できる。
【0025】
次に、第2の実施形態について説明する。
図5は、本発明の第2の実施形態に係る半導体集積回路のレイアウトを示す概略図である。図5に示すように、この半導体集積回路において、半導体基板200は、複数のセルを配置・配線することによって構成される論理回路が形成された第1の領域(論理回路部)40と、論理回路以外の回路が形成された第2及び第3の領域(論理回路以外の回路部)50及び60と、複数の入出力セル70によって構成される入出力回路が形成された周辺領域とを有している。各々の入出力セル70には、ワイアボンディング等によりパッケージの端子と電気的に接続されるパッドが設けられている。
【0026】
半導体基板200には、それぞれの回路に用いられる複数のトランジスタが形成されている。複数のトランジスタが形成された半導体基板200上には、(N+M)層の配線層が、層間絶縁膜を介して繰り返し形成されている(N、Mは自然数)。
【0027】
本実施形態においては、その内、N層の下層側の配線層において、第1の領域40〜第3の領域60に形成された回路の内部配線、又は、第1の領域40〜第3の領域60に形成された回路と少なくとも1つの入出力セル70とを電気的に接続するための配線が形成されている。また、M層の上層側の配線層において、第2の領域50及び第3の領域60に形成された回路の内部配線、又は、第2の領域50及び第3の領域60に形成された回路と少なくとも1つの入出力セル70とを電気的に接続するための配線が形成されている。
【0028】
ここで、M層の上層側の配線層は、第1の領域40におけるN層の下層側の配線層上を通過して、第2の領域50に形成された回路と第3の領域60に形成された回路とを電気的に接続するための配線を含んでいる。なお、図5に示す第1の領域40の断面図は図3と同様であり、第2の領域50及び第3の領域60の断面図は図4と同様である。
【0029】
このように、論理回路部は、必要に応じてレイアウト領域を広げることによって、論理回路以外の回路部における配線層よりも少ない配線層で形成されている。これにより、論理回路以外の複数の回路部同士を接続するための配線領域が拡大し、回路の配置や配線の自由度が増加するので、論理回路以外の回路のための配線が多い半導体集積回路においては、集積度の向上を図ることができる。また、配線領域が拡大することにより、論理回路以外の回路としてアナログ回路を搭載する場合に、配線幅を太くしたり配線長を短くすることにより、配線のインピーダンスを低くして特性を改善することができる。
【図面の簡単な説明】
【0030】
【図1】本発明の第1の実施形態に係る半導体集積回路のレイアウトを示す概略図。
【図2】本発明の第1の実施形態における論理回路部のレイアウトを示す平面図。
【図3】図2のA−A’面における断面図。
【図4】本発明の第1の実施形態における論理回路以外の回路部における断面図。
【図5】本発明の第2の実施形態に係る半導体集積回路のレイアウトを示す概略図。
【図6】従来の半導体集積回路のレイアウトの例を示す概略図。
【符号の説明】
【0031】
10、40 第1の領域、 20、50 第2の領域、 60 第3の領域、 30、70 入出力セル、 11〜13、31、32 ポリシリコン、 1〜5 P型不純物拡散領域、 14〜18 N型不純物拡散領域、 100、200 半導体基板、 101 Nウエル、 102 Pウエル、 111〜122 第1層の配線、 211〜222 第2層の配線、 311〜321 第3層の配線




 

 


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