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発明の名称 強誘電体メモリ装置及び表示用駆動IC
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19278(P2007−19278A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−199437(P2005−199437)
出願日 平成17年7月7日(2005.7.7)
代理人 【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
発明者 村上 泰彦 / 小出 泰紀
要約 課題
ビット線方向が短い強誘電体メモリ装置を提供する。

解決手段
特許請求の範囲
【請求項1】
第1の方向に延在する第1のワード線と、
前記第1のワード線の両側に、前記第1の方向に配列された複数の素子領域と、
前記複数の素子領域にそれぞれ接続され、前記第1のワード線により駆動される複数の第1の強誘電体キャパシタと、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項2】
複数の前記第1のワード線と、
前記第1の方向に延在し、前記複数の第1のワード線と交互に配置された複数の第2のワード線と、
前記複数の素子領域にそれぞれ接続され、前記第2のワード線により駆動される複数の第2の強誘電体キャパシタと、
をさらに備え、
前記複数の素子領域は、前記第1のワード線と前記第2のワード線との間にそれぞれ配列されたことを特徴とする請求項1記載の強誘電体メモリ装置。
【請求項3】
各素子領域は、前記第1の方向において、前記第1の強誘電体キャパシタが接続された一方の端部、及び、前記第2の強誘電体キャパシタが接続された他方の端部を有することを特徴とする請求項2記載の強誘電体メモリ装置。
【請求項4】
前記複数の素子領域は、前記第1の方向において、前記第1のワード線及び前記第2のワード線の両側において交互に配列されたことを特徴とする請求項3記載の強誘電体メモリ装置。
【請求項5】
各素子領域は、平面視において段差状を成しており、
各素子領域において、前記一方の端部及び前記他方の端部の幅は、当該一方の端部と当該他方の端部との間の中間部の幅よりも狭く、
前記第1のワード線及び前記第2のワード線は、隣接する複数の素子領域の間を屈曲して前記第1の方向に延在することを特徴とする請求項4記載の強誘電体メモリ装置。
【請求項6】
前記第1のワード線の片側に配置された素子領域において、前記一方の端部及び前記他方の端部は、前記第1の方向と交差する第2の方向に互いにずれて配置されており、
前記第1のワード線の他の片側に配置された素子領域において、前記一方の端部及び前記他方の端部は、前記第2の方向と反対方向に互いにずれて配置されていることを特徴とする請求項5記載の強誘電体メモリ装置。
【請求項7】
前記第1のワード線及び前記第2のワード線は、隣接する複数の素子領域の配置及び形状に応じて屈曲していることを特徴とする請求項5又は6記載の強誘電体メモリ装置。
【請求項8】
前記第1のワード線及び前記第2のワード線は、
前記第1の方向に延在する幹線と、
前記幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線と、
を有することを特徴とする請求項5から7のいずれか1項記載の強誘電体メモリ装置。
【請求項9】
前記第1のワード線は、前記第2のワード線の前記複数の支線の配置に応じて、さらに屈曲しており、
前記第2のワード線は、前記第1のワード線の前記複数の支線の配置に応じて、さらに屈曲していることを特徴とする請求項8記載の強誘電体メモリ装置。
【請求項10】
複数の前記第1の強誘電体キャパシタ及び複数の前記第2の強誘電体キャパシタに接続された複数のプレート線をさらに備えたことを特徴とする請求項2から9のいずれか1項記載の強誘電体メモリ装置。
【請求項11】
前記複数の素子領域は、前記第1の方向において、前記第1のワード線及び前記第2のワード線の両側に交互に配列されており、
所定の素子領域に接続された第1の強誘電体キャパシタは、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタと同一のプレート線に接続されたことを特徴とする請求項10記載の強誘電体メモリ装置。
【請求項12】
各プレート線は、前記第1の方向に延在しており、各第1のワード線の両側に配列された複数の素子領域に接続された複数の第1の強誘電体キャパシタ及び複数の第2の強誘電体キャパシタに接続されていることを特徴とする請求項10記載の強誘電体メモリ装置。
【請求項13】
前記複数の素子領域は、前記第1の方向において、前記第1のワード線及び前記第2のワード線の両側に交互に配列されており、
各プレート線は、前記第1の方向と交差する第2の方向に延在しており、第1のワード線と第2のワード線との間に設けられた第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに交互に接続されたことを特徴とする請求項10記載の強誘電体メモリ装置。
【請求項14】
前記第1の方向と交差する第2の方向に延在する複数のビット線をさらに備え、
各素子領域は、前記複数のビット線のいずれかと交差して配置されたことを特徴とする請求項1から13のいずれか1項記載の強誘電体メモリ装置。
【請求項15】
第1のワード線、第2のワード線及び第3のワード線と、
第1のプレート線及び第2のプレート線と、
第1ビット線及び第2のビット線と、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第1のトランジスタと、
ゲートが前記第3のワード線に接続され、ソース及びドレインの一方が前記第1のビット線に接続された第2のトランジスタと、
ゲートが前記第1のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第3のトランジスタと、
ゲートが前記第2のワード線に接続され、ソース及びドレインの一方が前記第2のビット線に接続された第4のトランジスタと、
一方端が前記第1のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第1の強誘電体キャパシタと、
一方端が前記第2のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第2の強誘電体キャパシタと、
一方端が前記第3のトランジスタのソース及びドレインの他方に接続され、他方端が前記第2のプレート線に接続された第3の強誘電体キャパシタと、
一方端が前記第4のトランジスタのソース及びドレインの他方に接続され、他方端が前記第1のプレート線に接続された第4の強誘電体キャパシタと、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項16】
請求項1から15のいずれか1項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動IC。
発明の詳細な説明
【技術分野】
【0001】
本発明は、強誘電体メモリ装置及び表示用駆動ICに関する。
【背景技術】
【0002】
従来の強誘電体メモリとして、特開2002−170935号公報(特許文献1)に開示されたものがある。上記従来の強誘電体メモリは、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている。
【特許文献1】特開2002−170935号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上記従来の強誘電体メモリは、ビット線の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
【0004】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ICを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【0005】
上記目的を達成するため、本発明の第1の形態によれば、第1の方向に延在する第1のワード線と、第1のワード線の両側に、第1の方向に配列された複数の素子領域と、複数の素子領域にそれぞれ接続され、第1のワード線により駆動される複数の第1の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【0006】
上記形態によれば、各ワード線がその両側に配列された複数の素子領域に接続された第1の強誘電体キャパシタを駆動するので、第1の方向と交差する第2の方向における長さが短い強誘電体メモリ装置を提供することができる。特に、上記形態によれば、ビット線の両側に複数の素子領域が配列された強誘電体メモリ装置と比して、第2の方向における長さを短くすることができる。
【0007】
上記強誘電体メモリ装置は、複数の第1のワード線と、第1の方向に延在し、複数の第1のワード線と交互に配置された複数の第2のワード線と、複数の素子領域にそれぞれ接続され、第2のワード線により駆動される複数の第2の強誘電体キャパシタと、をさらに備え、複数の素子領域は、第1のワード線と第2のワード線との間にそれぞれ配列されることが好ましい。
【0008】
上記形態によれば、所定の素子領域には少なくとも2つの強誘電体キャパシタが接続され、さらに、各強誘電体キャパシタを駆動するワード線は、当該所定の素子領域の両側に配置されるので、集積度が高く、かつ、第2の方向における長さが短い強誘電体メモリ装置を提供することができる。
【0009】
上記強誘電体メモリ装置において、各素子領域は、第1の方向において、第1の強誘電体キャパシタが接続された一方の端部、及び、第2の強誘電体キャパシタが接続された他方の端部を有することが好ましく、また、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側において交互に配列されることが好ましい。
【0010】
上記形態によれば、複数の素子領域が各第1のワード線と各第2のワード線との間において、第1の方向に交互に配列されるので、第2の方向における素子領域間の距離がさらに短くなり、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0011】
上記強誘電体メモリ装置において、各素子領域は、平面視において段差状を成しており、各素子領域において、一方の端部及び他方の端部の幅は、当該一方の端部と当該他方の端部との間の中間部の幅よりも狭く、第1のワード線及び第2のワード線は、隣接する複数の素子領域の間を屈曲して第1の方向に延在することが好ましい。
【0012】
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、上記形態によれば、素子領域においてトランジスタのチャネルが形成される中間部の幅を広くとることができるので、第2の方向における長さを短くしたとしても、素子領域に形成されるトランジスタの駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタへの十分なアクセス速度を確保することができる。
【0013】
上記強誘電体メモリ装置において、第1のワード線の片側に配置された素子領域において、一方の端部及び他方の端部は、第1の方向と交差する第2の方向に互いにずれて配置されており、第1のワード線の他の片側に配置された素子領域において、一方の端部及び他方の端部は、第2の方向と反対方向に互いにずれて配置されていることが好ましい。
【0014】
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めつつも、素子領域に十分な幅を持たせることができるので、素子領域に形成されるトランジスタの駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタへの十分なアクセス速度を確保することができる。
【0015】
上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、隣接する複数の素子領域の配置及び形状に応じて屈曲していることが好ましい。
【0016】
上記形態によれば、各ワード線を屈曲させるので、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0017】
上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、第1の方向に延在する幹線と、幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線と、を有することが好ましい。また、上記強誘電体メモリ装置において、第1のワード線は、第2のワード線の複数の支線の配置に応じて、さらに屈曲しており、第2のワード線は、第1のワード線の複数の支線の配置に応じて、さらに屈曲していることが好ましい。
【0018】
上記形態によれば、第2の方向における素子領域間の距離をさらに縮めることができるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0019】
上記強誘電体メモリ装置は、複数の第1の強誘電体キャパシタ及び複数の第2の強誘電体キャパシタに接続された複数のプレート線をさらに備えることが好ましい。
【0020】
上記形態によれば、各プレート線に接続された第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、互いに異なるワード線によって駆動されることとなるので、第2の方向における長さを短くしつつ、所望の強誘電体キャパシタにアクセス可能な強誘電体メモリ装置を提供することができる。
【0021】
上記強誘電体メモリ装置において、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側に交互に配列されており、所定の素子領域に接続された第1の強誘電体キャパシタは、当該所定の素子領域に隣接する第2のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第2の強誘電体キャパシタと同一のプレート線に接続されることが好ましい。
【0022】
上記形態によれば、各プレート線に接続された第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、互いに異なるワード線によって駆動する構成において、各プレート線を略直線状に設けることができるので、プレート線の負荷を低減させることができる。
【0023】
上記強誘電体メモリ装置において、各プレート線は、第1の方向に延在しており、各第1のワード線の両側に配列された複数の素子領域に接続された複数の第1の強誘電体キャパシタ及び複数の第2の強誘電体キャパシタに接続されてもよい。
【0024】
上記形態によれば、各プレート線が第1のワード線の両側に配置された複数の第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに接続されるので、第2の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、上記形態によれば、プレート線の本数を減らすことができるので、プレート線を制御する構成の面積をも低減させることができる。
【0025】
上記強誘電体メモリ装置において、複数の素子領域は、第1の方向において、第1のワード線及び第2のワード線の両側に交互に配列されており、各プレート線は、第1の方向と交差する第2の方向に延在しており、第1のワード線と第2のワード線との間に設けられた第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに交互に接続されてもよい。
【0026】
上記強誘電体メモリ装置において、第1の方向と交差する第2の方向に延在する複数のビット線をさらに備え、各素子領域は、複数のビット線のいずれかと交差して配置されることが好ましい。
【0027】
本発明の第2の形態によれば、第1のワード線、第2のワード線及び第3のワード線と、第1のプレート線及び第2のプレート線と、第1ビット線及び第2のビット線と、ゲートが第1のワード線に接続され、ソース及びドレインの一方が第1のビット線に接続された第1のトランジスタと、ゲートが第3のワード線に接続され、ソース及びドレインの一方が第1のビット線に接続された第2のトランジスタと、ゲートが第1のワード線に接続され、ソース及びドレインの一方が第2のビット線に接続された第3のトランジスタと、ゲートが第2のワード線に接続され、ソース及びドレインの一方が第2のビット線に接続された第4のトランジスタと、一方端が第1のトランジスタのソース及びドレインの他方に接続され、他方端が第1のプレート線に接続された第1の強誘電体キャパシタと、一方端が第2のトランジスタのソース及びドレインの他方に接続され、他方端が第2のプレート線に接続された第2の強誘電体キャパシタと、一方端が第3のトランジスタのソース及びドレインの他方に接続され、他方端が第2のプレート線に接続された第3の強誘電体キャパシタと、一方端が第4のトランジスタのソース及びドレインの他方に接続され、他方端が第1のプレート線に接続された第4の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【0028】
上記形態によれば、ワード線の両側にトランジスタが接続される素子領域を配列し、ワード線の両側のトランジスタを当該ワード線が駆動するように、各構成を配置することができるので、ワード線の延在する方向と交差する方向における長さが短い強誘電体メモリ装置を提供することができる。
【0029】
本発明の第3の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ICを提供する。表示用駆動ICとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【0030】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【0031】
図1は、本発明の一実施形態に係る表示用駆動ICの構成を示す図である。表示用駆動ICは、強誘電体メモリ装置と、ラッチ回路150と、表示駆動回路160とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ110と、複数のワード線WLと、複数のプレート線PLと、複数のビット線BLと、ワード線制御部120と、プレート線制御部130と、ビット線制御部140とを備えて構成される。
【0032】
メモリセルアレイ110は、図2乃至図4において後述するように、アレイ状に配置された複数のメモリセルMCを有して構成される。各メモリセルMCには、いずれかのワード線WL、プレート線PL及びビット線BLが接続されている。そして、ワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御し、メモリセルMCに記憶されたデータを複数のビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに記憶させる。ラッチ回路150は、メモリセルMCから読み出されたデータをラッチし、表示駆動回路160は、ラッチ回路150にラッチされたデータに基づいて、外部の表示体を駆動する。
【0033】
図2は、メモリセルアレイ110の構成を示す回路図である。図2は、メモリセルアレイ110において、繰り返しの単位となるメモリセルMC1〜MC4の構成を示している。メモリセルアレイ110は、メモリセルMC1〜MC4がワード線WLの延在方向及びビット線BLの延在方向に繰り返し配置されている。
【0034】
メモリセルMC1〜MC4は、それぞれ強誘電体キャパシタ170及びNMOS172を有する。メモリセルMC1〜MC4において、NMOS172は、ソース及びドレインの一方がビット線BLに接続されており、他方が強誘電体キャパシタ170の一方端に接続されている。また、NMOS172は、ゲートがワード線WLに接続されており、ワード線WLの電圧に応じて強誘電体キャパシタ170の一方端を、対応するビット線BLに接続するか否かを切り換える。また、強誘電体キャパシタ170の他方端は、対応するプレート線PLに接続されている。
【0035】
具体的には、メモリセルMC1において、NMOS172は、ソース及びドレインの一方がビット線BL1に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL1に接続されている。また、メモリセルMC2において、NMOS172は、ソース及びドレインの一方がビット線BL1に接続され、ゲートがワード線WL3に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC3において、NMOS172は、ソース及びドレインの一方がビット線BL2に接続され、ゲートがワード線WL1に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL2に接続されている。また、メモリセルMC4において、NMOS172は、ソース及びドレインの一方がビット線BL2に接続され、ゲートがワード線WL2に接続されており、強誘電体キャパシタ170の他方端は、プレート線PL1に接続されている。
【0036】
図3は、メモリセルアレイ110のレイアウトの第1実施例を示す図である。メモリセルアレイ110には、複数のワード線WL、複数のビット線BL、複数のプレート線PL、素子領域112、及び複数の強誘電体キャパシタ170等が配置されている。図3では、各構成のレイアウトが平面視で示されている。
【0037】
図4は、第1実施例のメモリセルアレイ110の断面図である。図4(a)は、図3におけるAA断面を示し、図4(b)は、図3におけるBB断面を示している。図3及び図4を参照して、本例のメモリセルアレイ110の構成について説明する。
【0038】
各ワード線WLは、概ねx方向に延在する幹線122及びx方向と略直交するy方向に延在する支線124からなっており、全体としてx方向に延在している。幹線122は、それに隣接する複数の素子領域112の間を屈曲して、x方向に延在している。具体的には、幹線122は、隣接する複数の素子領域112の形状及び配置(後述)に応じて、x方向及びy方向に屈曲して、当該複数の素子領域112の間を通過するように延在している。
【0039】
また、幹線122は、隣接する他のワード線WLの支線124の配置にさらに応じて屈曲している。具体的には、支線124は、幹線122から分岐して、素子領域112の一方の片側から他方の片側に、y方向に素子領域112を亘って配置されており、その端部が素子領域112から突出している。支線124は、素子領域112において、後述する活性領域114と118との間、及び、活性領域116と118との間を通って(図4参照)、その端部が当該素子領域112から突出している。そして、幹線122は、隣接する他のワード線WLの支線124の当該端部と所定の距離を隔てて配置されるように、屈曲している。
【0040】
本実施形態において、メモリセルアレイ110には、活性領域114に接続された強誘電体キャパシタ170を駆動するワード線WLと、活性領域116に接続された強誘電体キャパシタ170を駆動するワード線WLとが交互に配置されている。そして、所定のワード線WLから分岐する複数の支線124は、活性領域114及び活性領域116のいずれか一方に接続された強誘電体キャパシタ170(図4参照)のみを駆動するように配置されている。図3においては、ワード線WL1が、活性領域114に接続された強誘電体キャパシタ170を駆動し、ワード線WL1に隣接するワード線WL2及び3が、活性領域116に接続された強誘電体キャパシタ170を駆動するように配置されている。なお、当該複数の支線124が、活性領域114及び活性領域116の双方に接続された強誘電体キャパシタ170を駆動するように配置してもよい。
【0041】
素子領域112は、メモリセルMC1〜MC4を構成するNMOS172(図2参照)が形成される領域である。各素子領域112には、2つのNMOS172が形成されている。素子領域112は、一方の端部、他方の端部及び中間部の一例である、活性領域114、116及び118を有する。素子領域112において、活性領域114、116及び118は、それぞれNMOS172のソース及びドレインとして機能し、また、支線124は、NMOS172のゲートとして機能する。素子領域112は、絶縁層70を介して互いに絶縁(素子分離)されている。
【0042】
素子領域112は、隣接するワード線WL間において、x方向に配列されている。すなわち、メモリセルアレイ110において、ワード線WLと素子領域112の列とが、y方向において交互に配置されている。また、素子領域112は、各ワード線WLの両側においてx方向に交互に配列されている。本実施形態では、各ワード線WLの一方の片側に配列された素子領域112と、他方の片側に配列された素子領域112とが、x方向において重ならないように配置されている。
【0043】
素子領域112において、y方向における活性領域118の幅は、y方向における活性領域114及び116の幅よりも広い。具体的には、素子領域112は、y方向が長手方向となっており、かつ、y方向において段差状を成している。つまり、素子領域112において、活性領域114及び116は、x方向において、互いに反対方向にずれて配置されている。各ワード線WLの一方の片側に配列された素子領域112は、他の片側に配列された素子領域112と、活性領域114及び116がずれて配置される方向が反対となっている。
【0044】
強誘電体キャパシタ170は、下部電極50、強誘電体層52及び上部電極54の積層構造を有しており、x方向における素子領域112の両端の上層にそれぞれ設けられている(図4参照)。強誘電体キャパシタ170は、それぞれ、下部電極50がプラグ56を介して活性領域114及び116に接続されている。
【0045】
各ビット線BLは、互いにx方向に一定の間隔を有して、y方向に略直線状に延在している。素子領域112は、x方向において各ワード線WLの両側に交互に、かつ、ビット線BLと交差するように配置されている。そして、各ビット線BLは、プラグ56を介して、活性領域118において素子領域112と接続されている(図4参照)。そして、各NMOS172は、支線124(ワード線WL)に所定の電圧が供給されると、素子領域112において当該支線124の下部にチャネルが形成され、ビット線BLと強誘電体キャパシタ170の下部電極50とが接続される。
【0046】
配線72は、ビット線BLと同層に設けられており、活性領域114に接続された強誘電体キャパシタ170と、当該活性領域114に隣接する他の素子領域112の活性領域116に接続された強誘電体キャパシタ170とを接続する。具体的には、配線72は、所定の素子領域112の活性領域114から、当該活性領域114に隣接する他の素子領域112の活性領域116に亘って設けられており(図3参照)、プラグ60を介して、それぞれ強誘電体キャパシタ170の上部電極54に接続されている。
【0047】
各プレート線PLは、互いにy方向に一定の間隔を有して、x方向に略直線状に延在している。各プレート線PLは、素子領域112の配列に沿って、素子領域112と重なるように配置されている。そして、各プレート線PLは、当該プレート線PLの下層に配置された複数の強誘電体キャパシタ170のうち、活性領域114に接続された強誘電体キャパシタ170のみに接続されるとともに、当該プレート線PLに隣接する他のプレート線PLの下層に配置された強誘電体キャパシタのうち、活性領域116に接続された強誘電体キャパシタ170のみに接続される。すなわち、所定のワード線WLの一方の片側に設けられた活性領域114に接続された強誘電体キャパシタ170と、他方の片側に設けられた活性領域116に接続された強誘電体キャパシタ170とは、同一のプレート線PLに接続されている。
【0048】
本例によれば、各ワード線WLがその両側に配列された複数の素子領域112に接続された強誘電体キャパシタ170を駆動するので、y方向における長さが短い強誘電体メモリ装置を提供することができる。特に、本例によれば、ビット線BLの両側に複数の素子領域112が配列された強誘電体メモリ装置と比して、y方向における長さを短くすることができる。
【0049】
本例によれば、所定の素子領域112には少なくとも2つの強誘電体キャパシタ170が接続され、さらに、各強誘電体キャパシタ170を駆動するワード線WLは、当該所定の素子領域112の両側に配置されるので、集積度が高く、かつ、y方向における長さが短い強誘電体メモリ装置を提供することができる。
【0050】
本例によれば、複数の素子領域112が各ワード線WLの間において、x方向に交互に配列されるので、y方向における素子領域112間の距離がさらに短くなり、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0051】
本例によれば、素子領域112においてNMOS172のチャネル幅を広くとることができるので、y方向における長さを短くしたとしても、素子領域112に形成されるNMOS172の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ170への十分なアクセス速度を確保することができる。
【0052】
本例によれば、y方向における素子領域112間の距離をさらに縮めつつも、素子領域112に十分な幅を持たせることができるので、素子領域112に形成されるNMOS172の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ170への十分なアクセス速度を確保することができる。
【0053】
本例によれば、各ワード線WLを屈曲させるので、y方向における素子領域112間の距離をさらに縮めることができ、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0054】
本例によれば、同一のプレート線PLに接続された複数の強誘電体キャパシタ170を、互いに異なるワード線WLによって駆動することができるので、y方向における長さを短くしつつ、所望の強誘電体キャパシタ170にアクセス可能な強誘電体メモリ装置を提供することができる。
【0055】
本例によれば、同一のプレート線PLに接続された複数の強誘電体キャパシタ170を、互いに異なるワード線WLによって駆動する構成において、各プレート線PLを略直線状に設けることができるので、プレート線PLの負荷を低減させることができる。
【0056】
図5は、メモリセルアレイ110のレイアウトの第2実施例を示す図である。図6は、第2実施例のメモリセルアレイ110の断面図である。図6(a)は、図5におけるAA断面を示し、図6(b)は、図5におけるBB断面を示している。以下において、第1実施例と異なる点を中心に、第2実施例のメモリセルアレイ110の構成について説明する。なお、第1実施例と同一の符号を付した構成については、第1実施例と同様の構成及び機能を有する。
【0057】
本例において、各プレート線PLは、x方向に延在しており、ワード線WLの両側に配列された複数の素子領域112に接続された複数の強誘電体キャパシタ170に接続されている。具体的には、プレート線PLは、2本のワード線WLに対して1本の割合で設けられており、対応するワード線WLの両側に配置された活性領域114及び116に接続された複数の強誘電体キャパシタ170に接続されている。
【0058】
また、本例において、ビット線BLはプレート線PLよりも上層に配置されている。具体的には、プレート線PLは、プラグ60を介して強誘電体キャパシタ170の上部電極54に接続されており、ビット線BLは、プラグ62、プレート線PLと同層に配置されたパッド74、及びプラグ56を介して、活性領域118に接続されている。
【0059】
本例によれば、各プレート線PLがワード線WLの両側に配置された複数の強誘電体キャパシタ170に接続されるので、第1実施例の効果に加えて、y方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、本例によれば、プレート線PLの本数を減らすことができるので、プレート線制御部の構成の面積をも低減させることができる。
【0060】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【0061】
【図1】本発明の一実施形態に係る表示用駆動ICの構成を示す図である。
【図2】メモリセルアレイ110の構成を示す回路図である。
【図3】メモリセルアレイ110のレイアウトの第1実施例を示す図である。
【図4】第1実施例のメモリセルアレイ110の断面図である。
【図5】メモリセルアレイ110のレイアウトの第2実施例を示す図である。
【図6】図6は、第2実施例のメモリセルアレイ110の断面図である。
【符号の説明】
【0062】
70・・・絶縁層、72・・・配線、110・・・メモリセルアレイ、112・・・各素子領域、112・・・素子領域、114、116、118・・・活性領域、120・・・ワード線制御部、122・・・幹線、124・・・支線、130・・・プレート線制御部、140・・・ビット線制御部、170・・・強誘電体キャパシタ、BL・・・ビット線、PL・・・プレート線、WL・・・ワード線




 

 


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