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発明の名称 電子基板とその製造方法及び電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19149(P2007−19149A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−197393(P2005−197393)
出願日 平成17年7月6日(2005.7.6)
代理人 【識別番号】100107836
【弁理士】
【氏名又は名称】西 和哉
発明者 橋元 伸晃
要約 課題
基板に受動素子を設ける場合でも能動素子の特性の悪化を抑制する。

解決手段
基板10の一方の面10aに能動領域が設けられる電子基板1であって、基板10の他方の面10bに受動素子C、Lを設ける。
特許請求の範囲
【請求項1】
基板の一方の面に能動領域が設けられる電子基板であって、
前記基板の他方の面に受動素子が設けられることを特徴とする電子基板。
【請求項2】
請求項1記載の電子基板において、
前記受動素子は、前記基板を貫通する貫通導電部を介して前記一方の面に設けられた電極と電気的に接続されることを特徴とする電子基板。
【請求項3】
請求項1または2記載の電子基板において、
前記受動素子は、前記基板の他方の面側に配置される配線パターンを用いて形成もしくは、接続されることを特徴とする電子基板。
【請求項4】
請求項3記載の電子基板において、
前記受動素子は、複数の層に積層された配線パターンを用いて形成もしくは、接続されることを特徴とする電子基板。
【請求項5】
請求項3または4記載の電子基板において、
前記配線パターンの少なくとも一部は、外部接続用端子をなすことを特徴とする電子基板。
【請求項6】
請求項5記載の電子基板において、
前記外部接続用端子に、電子部品が表面実装されていることを特徴とする電子基板。
【請求項7】
請求項6記載の電子基板において、
前記電子部品は、前記受動素子を有することを特徴とする電子基板。
【請求項8】
請求項5から7のいずれかに記載の電子基板において、
前記基板が前記外部接続端子で互いに接続されて複数積層されることを特徴とする電子基板。
【請求項9】
請求項1から8のいずれかに記載の電子基板において、
前記基板の他方の面には、応力緩和層が設けられ、
前記受動素子の少なくとも一部は、前記応力緩和層上に設けられることを特徴とする電子基板。
【請求項10】
請求項1から9のいずれかに記載の電子基板において、
前記基板の他方の面に、接地電極膜が設けられることを特徴とする電子基板。
【請求項11】
請求項10記載の電子基板において、
前記接地電極膜は、前記基板の一方の面に設けられた能動領域の配置に応じた位置に成膜されることを特徴とする電子基板。
【請求項12】
請求項10または11記載の電子基板において、
前記接地電極膜は、前記他方の面側に配設される素子のインピーダンスに基づく諸元で成膜されることを特徴とする電子基板。
【請求項13】
請求項1から12のいずれかに記載の電子基板において、
前記基板の他方の面に、少なくとも前記受動素子を保護する保護膜を有することを特徴とする電子基板。
【請求項14】
請求項1から13のいずれかに記載の電子基板において、
前記能動領域に半導体素子が設けられることを特徴とする電子基板。
【請求項15】
請求項14記載の電子基板において、
前記半導体素子を有する半導体デバイスが実装されることを特徴とする電子基板。
【請求項16】
請求項1から13のいずれかに記載の電子基板において、
前記基板は、半導体素子が非搭載状態であることを特徴とする電子基板。
【請求項17】
請求項1から16のいずれかに記載の電子基板において、
前記基板の一方の面に第2の受動素子が設けられることを特徴とする電子基板。
【請求項18】
請求項17記載の電子基板において、
前記第2の受動素子は、前記基板の一方の面側に配置される配線パターンを用いて形成もしくは、接続されることを特徴とする電子基板。
【請求項19】
請求項17記載の電子基板において、
前記第2の受動素子は、前記基板の一方の面側に実装されるデバイスに設けられることを特徴とする電子基板。
【請求項20】
請求項1から19のいずれかに記載の電子基板が実装されていることを特徴とする電子機器。
【請求項21】
基板の一方の面に能動領域が設けられる電子基板の製造方法であって、
前記基板の他方の面に受動素子を設ける工程を有することを特徴とする電子基板の製造方法。
【請求項22】
請求項21記載の電子基板の製造方法であって、
前記基板を貫通し、前記一方の面に設けられた電極と前記受動素子とを接続する貫通導電部を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項23】
請求項21または22記載の電子基板の製造方法であって、
前記基板の他方の面に、接地電極膜を設ける工程を有することを特徴とする電子基板の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、電子基板とその製造方法及び電子機器に関するものである。
【背景技術】
【0002】
近年、半導体装置は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化または高密度化が求められようになっている。
そこで、特許文献1及び特許文献2には、基板の能動面(主面)にインダクタ素子を形成することにより、半導体装置(電子基板)としての小型化及び高機能化を実現する技術が開示されている。
【特許文献1】特開2002−164468号公報
【特許文献2】特開2003−347410号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上述したような従来技術には、以下のような問題が存在する。
インダクタ素子等の受動素子が能動素子の近傍に配置されることになるため、能動素子との電気的なカップリングが起こり、能動素子の特性や、この基板を用いた半導体装置全体の特性が悪化する虞があるという問題が生じる。
例えば、上記の技術では、インダクタ素子から漏れた電流でトランジスタ等の特性が変動するという問題が生じてしまう。
【0004】
本発明は、以上のような点を考慮してなされたもので、基板に受動素子を設ける場合でも能動素子の特性の悪化を抑制できる電子基板とその製造方法、及びこの電子基板を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子基板は、基板の一方の面に能動領域が設けられる電子基板であって、前記基板の他方の面に受動素子が設けられることを特徴とするものである。
【0006】
従って、本発明の電子基板では、能動領域に設けられる能動素子(基板に配線形成される素子や、チップ部品として搭載される素子)と基板を挟んで設けられる受動素子との離間距離が大きくなるため、能動素子との電気的なカップリングが起こりにくくなる。
そのため、本発明では、能動素子の特性やこの電子基板が実装されたシステム全体の特性が悪化することを抑制できる。
【0007】
受動素子としては、前記基板を貫通する貫通導電部を介して前記一方の面に設けられた電極と電気的に接続される構成を好適に採用できる。
これにより、本発明では一方の面の電極を介して容易に他の素子と受動素子との電気接続を確保することが可能になる。
【0008】
また、受動素子としては、前記基板の他方の面側に配置される配線パターンを用いて形成もしくは、接続される構成を好適に採用できる。この場合、薄型化が実現された電子基板を得ることができる。
配線パターンを用いて受動素子を形成する場合、受動素子は、複数の層に積層された配線パターンを用いて形成もしくは、接続される構成も採用できる。
この構成では、例えば誘電体層(絶縁層)を挟んだ配線パターンにより、容易にキャパシタ等を形成することができる。
なお、受動素子を配線パターンで形成する構成ではなく、受動素子の機能を有するチップ部品を基板の他方の面に搭載する構成としてもよい。
【0009】
また、本発明では、前記配線パターンの少なくとも一部が外部接続用端子をなす構成も好適に採用できる。この場合、前記外部接続用端子に、電子部品が表面実装される構成とすることができる。また、この電子部品に前記受動素子が含まれる構成とすることも好適である。
この構成では、他の電子部品と受動素子、または能動素子との電気的接続を容易に実現することが可能になる。
また、前記基板が前記外部接続端子で互いに接続されて複数積層される構成を採った場合には、複数の基板が積層された多層基板を有するモジュールを容易に形成することができる。
【0010】
また、本発明では、前記基板の他方の面に応力緩和層が設けられ、前記受動素子の少なくとも一部が前記応力緩和層上に設けられる構成も好適に採用できる。
この構成では、基板の他方に面に熱応力が加わっても受動素子の信頼性や寿命の低下を抑制することができる。
また、応力緩和層が絶縁層である場合には、受動素子と能動素子との電気的なカップリングが一層起こりにくくなるため、受動素子の特性等の悪化を防止でき、受動素子からの浮遊容量を低減できる等の効果が得られる。
【0011】
また、本発明では、前記基板の他方の面に、接地電極膜が設けられる構成も好適に採用できる。
この構成では、能動素子等、基板の一方の面に設けられた素子と受動素子との間の電磁シールド効果を得ることができる。
【0012】
接地電極膜としては、前記基板の一方の面に設けられた能動領域の配置に応じた位置に成膜されることが好ましい。
これにより、本発明では、能動素子に対して効果的に電磁シールド効果を得ることが可能になるとともに、効果的なノイズ対策を採ることが可能になる。
【0013】
さらに、本発明では、前記接地電極膜は、前記他方の面側に配設される素子のインピーダンスに基づく諸元で成膜される構成も好適に採用できる。
これにより、本発明では、厚さ等、接地電極膜の諸元を調整することにより、基板の他方の面側に配設される素子のインピーダンスを制御することが可能になる。
【0014】
そして、本発明では、前記基板の他方の面に、少なくとも前記受動素子を保護する保護膜を有する構成を好適に採用できる。
これにより、本発明では、受動素子を保護し、腐食や短絡を防止することが可能になる。
【0015】
また、本発明では、能動領域に半導体素子が設けられる構成も好適に採用できる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体デバイスを能動領域に実装する構成とすることができる。
また、本発明では、基板に半導体素子が非搭載状態、つまり半導体素子が設けられていない、例えばシリコン基板状態であっても適用可能である。
【0016】
また、本発明では、前記基板の一方の面に第2の受動素子が設けられる構成も好適に採用できる。
前記第2の受動素子としてはは、前記基板の一方の面側に配置される配線パターンを用いて形成もしくは、接続される構成や、前記基板の一方の面側に実装されるデバイスに設けられる構成を採用できる。
【0017】
一方、本発明の電子機器は、先に記載の電子基板が実装されていることを特徴とするものである。
従って、本発明では、能動素子の特性やこの電子基板が実装されたシステム全体の特性が悪化することを抑制でき、高品質の電子機器を得ることができる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の電子基板とその製造方法及び電子機器の実施の形態を、図1ないし図9を参照して説明する。
ここでは、基板の能動領域に半導体素子が設けられ、また受動素子としてキャパシタ及びコイル(インダクタ)が配線パターンを用いて設けられる場合の例を用いて説明する。
【0019】
(第1実施形態)
図1は、シリコン基板に半導体素子が設けられた半導体装置(電子基板)1の断面図である。
この半導体装置1は、図1に示すように、シリコン基板(基板)10と、シリコン基板10の第1の面(一方の面)10aに形成され、プリント配線板等の外部機器Pに電気的に接続される接続部20と、シリコン基板10の第2の面(他方の面)10bに形成され、後述する表面実装用のランドを有する配線部41とを備えている。
【0020】
シリコン基板10は、第1の面10aの所定領域(能動領域)に例えばトランジスタ,メモリ素子を有する集積回路等の半導体素子が形成されている。また、シリコン基板10には、厚さ方向に貫通する溝11が設けられており、この溝11の内部には導電性材料が充填された導電部(貫通導電部)12が設けられている。また、溝11の側壁には絶縁膜13が設けられており、導電部12とシリコン基板10とは電気的に絶縁されている。
また、シリコン基板10の第2の面10bの表面には、溝11が形成された領域以外の領域に裏面絶縁層14が形成されている。
【0021】
接続部20は、シリコン基板10の第1の面10a上に設けられた下地層(パッシベーション)21と、下地層21上の複数の所定領域のそれぞれに設けられた第1電極22及び第2電極23と、これら電極22,23が設けられた領域以外の領域に設けられた第1絶縁層24と、この第1絶縁層24上に形成された配線部30とを備えている。この下地層21は、例えば酸化珪素(SiO)、窒化珪素(Si)等の絶縁性材料によって形成されている。また、第1,第2電極22,23の材料としては、チタン(Ti)、窒化チタン(TiN)、アルミニウム(Al)、銅(Cu)、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板10には、図2の平面図に示すように、複数の電極が形成されていても構わないが、本実施形態では、第1電極22及び第2電極23のみについて説明する。また、第2電極23は、第1絶縁層24に覆われていても構わない。
そして、これら第1電極22及び第2電極23が上述した集積回路等の半導体素子と電気的に接続されている。
【0022】
配線部30は、図1及び図2に示すように、第1絶縁層24上に設けられた第1電極22と電気的に接続された第1配線31と、第2電極23の表面に設けられた金属膜32と、この第1配線31及び金属膜32上に設けられた第2絶縁層(応力緩和層)33と、第2絶縁層33上に形成されるとともに、第1配線31と電気的に接続された第2配線34と、第2配線34上に形成された第3絶縁層35とを備えている。また、第1配線31の一部が第2絶縁層33から露出してランド部36を形成しており、このランド部36と第2配線34とが電気的に接続されている。さらに、第2配線34上にはバンプ(外部接続端子)37が設けられ、半導体装置1はこのバンプ37を介してプリント配線板等の外部機器Pに電気的に接続されている。また、第3絶縁層35は、第2絶縁層33上及び第2配線34上のバンプ37が形成される領域以外の領域を覆うように設けられている。
【0023】
また、第1電極22は、第1配線31及び第2配線34を介してバンプ37と電気的に接続されている。また、第2電極23は、シリコン基板10の第1の面10a上に設けられた下地層21上に形成されとともに、溝11において一部(裏面側)が露出されている。これにより、この第2電極23は、第2電極23の裏面23aで溝11の内部の導電部12の一端部12aと電気的に接続されている。また、導電部12の他端部12bは、シリコン基板10の第2の面10bに設けられた配線42と電気的に接続されている。すなわち、第2電極23はシリコン基板10の第2の面10bに設けられる電子素子と電気的に接続可能になっている。
【0024】
第1,第2配線31,34の材料としては、金(Au)、銅(Cu)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等が挙げられる。この第1,第2配線31,34としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。
【0025】
また、第1,第2,第3絶縁層24,33,35は、樹脂(合成樹脂)によって形成されている。これら第1,第2,第3絶縁層24,33,35を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、BCB(benzocyclobutene)及びPBO(polybenzoxazole)等、絶縁性がある材料であれば良い。
なお、第1絶縁層24は、酸化珪素(SiO)、窒化珪素(Si)等の絶縁性材料によって形成されていても良い。
【0026】
また、金属膜32の材料は、第1,第2配線31,34と同一の材料であることが好ましい。金属膜32の材料としては、Au、TiW、Cu、Cr、Ni、Ti、W、NiV、Al等の金属を使用することができる。また、金属膜32は、これらの金属を積層して形成することも可能である。なお、金属膜(積層構造の場合、少なくとも1層)32は、電極よりも耐腐食性の高い材料、例えばAu、TiW、Crを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。
【0027】
配線部41は、シリコン基板10の第2の面10b上に設けられた下地層(裏面絶縁層、パッシベーション)14と、下地層14上に設けられた配線(配線パターン)43、下地層14上に配線43を覆って設けられた絶縁層44、下地層14及び絶縁層44に跨って形成された配線42、45、絶縁層44上に形成された配線46、これら配線(配線パターン)42、45、46及び下地層14の一部を覆って設けられた絶縁層47とを備えている。
【0028】
配線42は、下地層14上に設けられた一端側において導電部12の他端部12bと電気的に接続されており、他端側において絶縁層44上に配置されている。また、配線42は、絶縁層44上において一部が絶縁層47から露出してランド部(外部接続用端子)48を形成している。
【0029】
配線45は、一端側が絶縁層44上において配線43と対向して配置されている。すなわち、配線45と配線43とは、絶縁層44を挟んで対向して積層されたキャパシタ(受動素子)Cを構成している。この場合、絶縁層44としては誘電体により形成される。この絶縁層44及び47、さらに下地層14は、上記第1,第2,第3絶縁層24,33,35と同様に、誘電体であるポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、BCB(benzocyclobutene)及びPBO(polybenzoxazole)等の絶縁性樹脂により形成される。
また、配線45においても、絶縁層44上において一部が絶縁層47から露出してランド部(外部接続用端子)49を形成している。
【0030】
配線46は、例えば渦巻き状に形成されたスパイラルインダクタ(受動素子)Lを構成している。なお、図1では、インダクタLを簡略化して図示している。
これらキャパシタC及びインダクタLは、図示しない貫通導電部を介して第1の面10a側の第1電極22及び半導体素子に接続されている。
【0031】
上記の配線42、43、45、46は、第1,第2配線31、34と同様に、金(Au)、銅(Cu)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等の単層材料、またはこれらを複数組み合わせた積層構造の材料により形成される。
【0032】
次に、図3乃至図5を参照しながら半導体装置1の製造方法について説明する。ここで、本実施形態においては、半導体装置1は同一のシリコン基板(基板)100上に複数(図6参照)同時に一括して形成されるが、便宜上、図3乃至図5においては1つの半導体装置1を形成する場合を示す。
【0033】
まず、図3(a)に示すように、シリコン基板10の第1の面10a上に下地層21を形成した後、下地層21上に第1,第2電極22,23を形成する。そして、第1,第2電極22,23上に第1絶縁層24を形成し、周知のフォトリソグラフィ法及びエッチング法により、第1,第2電極22,23を覆う絶縁材料を除去する。なお、第2電極23を覆う絶縁材料は必ずしも除去しなくても良い。次いで、第1電極22を含む第1絶縁層24上には第1配線31を形成し、第2電極23の表面には金属膜32を形成する。第1配線31の形成方法としては、例えば、TiW、Cuの順にスパッタ法により形成した後、Cuをめっき法で形成することにより行われる。
【0034】
次に、第1配線31及び金属膜32を覆うように第2絶縁層33を形成し、周知のフォトリソグラフィ法により、第2絶縁層33のランド部36に対応する領域が除去され、第1配線31の一部が露出されてランド部36となる。そして、ランド部36に接続するように、第2絶縁層33上に第2配線34が形成され、その後、第2絶縁層33上及び第2配線34上のバンプ37が形成される領域以外の領域を覆うように第3絶縁層35を設けることにより、図3(a)に示すような形態となる。
【0035】
次に、図3(b)に示すように、シリコン基板10の第2の面10b上にフォトレジスト40を塗布、パターニングするとともに、このフォトレジスト40をマスクとして用い、ドライエッチングにより、第2電極23に対応したシリコン基板10及び下地層21を除去する。これにより、図3(c)に示すように、シリコン基板10の第2の面10bから、第1の面10aに設けられた第2電極23の裏面23aが露出するまでエッチングが行われ、溝11が形成される。
なお、フォトレジスト40をマスクとして用いる構成としたが、これに限ることはなく、例えば、ハードマスクとしてSiO膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用しても良い。
【0036】
次に、図4(a)に示すように、シリコン基板10の第2の面10b及び溝11の内壁に裏面絶縁層(下地層)14及び絶縁膜13を形成する。裏面絶縁層14及び絶縁膜13は、電流リークの発生、酸素及び水分等による半導体基板10の浸食等を防止するために設けられ、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて形成した正珪酸四エチル(Tetra Ethyl Ortho Silicate:Si(OC:以下、TEOSという)、すなわちPE−TEOS、及び、オゾンCVDを用いて形成したTEOS、すなわちO−TEOSまたはCVDを用いて形成した酸化珪素(SiO)を用いることができる。なお、裏面絶縁層14及び絶縁膜13は、絶縁性があれば、他の物でも良く、樹脂でもよい。そして、第2電極23の裏面23a部分に設けられた絶縁膜13をドライエッチングあるいはレーザ加工により除去することで、図4(b)に示すように、溝11の側壁のみに絶縁層13が設けられた形態となる。
【0037】
次に、電気化学プレーティング(ECP)法を用いて、溝11の内部にめっき処理が施され、図4(c)に示すように、その溝11の内側に導電部12を形成するための導電性材料を配置し、導電部12の一端部12aと露出した第2電極23とが、第2電極23の裏面23aで電気的に接続される。導電部12を形成するための導電性材料としては、例えば銅(Cu)を用いることができ、導電部12には銅(Cu)が埋め込まれる。本実施形態における導電部12を形成する工程には、例えば、TiN、Cuをスパッタ法で形成(積層)する工程と、Cuをめっき法で形成する工程とが含まれる。なお、TiW、Cuをスパッタ法で形成(積層)する工程と、Cuをめっき法で形成する工程とが含まれたものであってもよい。なお、導電部12の形成方法としては、上述した方法に限らず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでもよい。
また、本実施形態では、溝11の内部を導電部12で埋め込んでいるが、完全に埋め込まなくても、溝11の内壁に導電部12を設けて、第2電極23の裏面23aで電気的に接続される形態でも良い。
【0038】
導電部12を形成した後、シリコン基板10の第2の面10bに配線43を成膜する。配線43の成膜方法としては、スパッタ法、めっき法、液滴吐出方式等を採用できる。配線43が成膜された後には、配線43を覆い、且つ導通部12から外れた領域に絶縁層44を形成する。絶縁層44の形成方法としては、上述した絶縁層24、33、35と同様である。
【0039】
次に、図5(a)に示すように、絶縁層44上に配線46を形成するとともに、下地層14及び絶縁層44に跨る配線42、45を形成する。配線42、45の形成方法としては、配線43と同様に、スパッタ法、めっき法、液滴吐出方式等を採用できる。
配線42、45、46が形成されると、図5(b)に示すように、これら配線42、45、46及び下地層14の一部を覆うように絶縁層47を形成する。
そして、周知のフォトリソグラフィ法及びエッチング法により、図5(c)に示すように、配線42、45を覆いランド部48、49に対応する絶縁材料を除去することにより、ランド部48、49を形成する。
【0040】
次に、シリコン基板10の第1の面10a側に設けられた第2配線34上に、例えば鉛フリーはんだからなるバンプ37を搭載する。なお、バンプ37を設ける際には、はんだボールを第2配線34上に搭載する形態でもよいし、はんだペーストを第2配線34上に印刷する形態でもよい。
【0041】
そして、図6に示すように、ダイシング装置110によって、シリコン基板100が半導体装置1毎にダイシング(切断)される。このように、シリコン基板100上に複数の半導体装置1を略同時に形成し、その後、そのシリコン基板100を半導体装置1毎に切断することで、図1に示す半導体装置1を得ることができる。このようにして、効率良く半導体装置1を製造することができ、半導体装置1の低コスト化を実現できる。
【0042】
以上説明したように、本実施の形態では、受動素子であるキャパシタCやインダクタLが半導体素子等の能動素子が設けられる第1面10aの能動領域とはシリコン基板10を挟んだ逆側の第2面10bに設けられているので、能動素子との離間距離が大きくなる。そのため、本実施形態では能動素子と受動素子との電気的なカップリングが起こりにくくなり、能動素子の特性の悪化を抑制することができる。そのため、本実施形態では、半導体装置1を備えたシステム(電気光学装置や電子機器)全体の特性悪化を抑制することができるため、超高密度のモジュール形成を実現することも可能になる。
特に、本実施の形態では、能動領域に半導体素子が設けられているため、p型またはn型の半導体ウエル層を間に介在させることになり、能動素子と受動素子との電気的なカップリングを一層起こりにくくすることができる。
【0043】
また、本実施の形態では、応力緩和層としても機能する絶縁層44上に、受動素子の一部を構成する配線45、46を配置しているので、半導体素子の裏側と受動素子との電気的カップリングも起こりにくくなっており、受動素子の特性低下も抑制可能であるとともに、受動素子からの浮遊容量も抑制可能である。
また、本実施形態では、ランド部48、49を配設しているため、半導体装置1を他の電子部品と容易に接続させることが可能になる。
【0044】
(第2実施形態)
続いて、半導体装置(電子基板)の第2実施形態について図7を参照して説明する。
この図において、図1乃至図6に示す第1実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
第2実施形態は、接地電極膜Gが成膜された構成となっている。
【0045】
図7に示すように、本実施形態では、下地層41上に位置して接地電極膜Gが成膜されている。この接地電極膜Gは、図示しないアースに接続されることで接地されており、配線43と同一工程で同一の材料で、且つ配線43と離間する領域に形成される。より詳細には、接地電極膜Gは、第1の面10aの能動領域と対向する位置や、能動領域と受動素子と挟まれる位置に配置される。
【0046】
上記の構成の半導体装置1では、接地電極膜Gが電磁シールドとして機能するため、受動素子による能動素子へのノイズや、逆に能動素子による受動素子へのノイズを抑制することが可能になる。
また、本実施形態では、接地電極膜Gの厚さや大きさ等の諸元を調整することにより、ランド部48、49に接続される電子部品(電子素子)のインピーダンスも制御することも可能である。
【0047】
(第3実施形態)
次に、半導体装置(電子基板)の第3実施形態について図8を参照して説明する。
図8に示す半導体装置1は、バンプ110を有する半導体素子111が厚さ方向に複数積層されて、図1に示したランド部48、49に接続された積層型半導体装置を形成している。
この場合、半導体素子111としては、第1実施形態と同様に、能動素子及び受動素子の双方を備える構成であっても、受動素子のみを備える構成であってもよい。
上記の構成の半導体装置1では、実装密度をさらに向上させることができる。また、本実施形態では、機能の異なる半導体装置を積層することにより、一つのシステムブロックを構築することも可能である。
【0048】
(電子機器)
図9は、上述した半導体装置1を搭載した電子機器の一例を示す図であって、携帯電話300を示す図である。小型化・薄型化及び高機能化が実現された本発明の電子部品を搭載したので、高品質で小型の携帯電話300が実現される。
また、半導体装置1が実装される電子機器としては、携帯電話の他にも、液晶表示装置や、有機エレクトロルミネッセンス表示装置、プラズマ型表示装置等の電気光学装置を備えた電子機器とすることもできる。
【0049】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【0050】
例えば、上記実施形態では、電子基板が半導体素子を内蔵する半導体装置の例を用いて説明したが、本発明に係る電子基板としては、必ずしも半導体素子を内蔵する必要はなく、半導体デバイス等の外部デバイスが能動領域に実装される構成であってもよい。
一方、本発明に係る電子基板としては、必ずしも半導体素子が設けられている必要はなく、例えば半導体チップ等、外部デバイスの搭載領域(能動領域)に外部デバイスが搭載されておらず(非搭載状態)、搭載領域と逆側の面に受動素子が設けられたシリコン基板も含まれる。
【0051】
また、上記実施形態では、半導体素子等の能動素子、キャパシタCやインダクタLがシリコン基板10に内蔵される構成としたが、これに限定されるものではなく、半導体チップ等の能動素子が能動領域に実装され、キャパシタやインダクタ等の機能を有する受動素子チップが能動領域とは逆側の面に実装される構成であってもよい。
例えば、図10に示すように、上述した受動素子を有する電子部品51の接続パッド52、53がシリコン基板10のランド部48、49において接続されて表面実装される構成であってもよい。この構成においても、上述した実施形態と同様の作用・効果が得られる。
さらに、図1に示した受動素子を内蔵するシリコン基板10のランド部48、49に受動素子を有していない電子部品(半導体デバイス等)が表面実装される構成であってもよい。
【0052】
また、上記実施形態では、シリコン基板10の第1の面10aには、半導体素子が設けられる構成として説明したが、バンプ37や第2配線34等と干渉しなければ、他の電子素子を設けてもよい。この場合の電子素子としては、半導体デバイスや上記の受動素子を選択することができる。受動素子を第2の受動素子として一方の面10a側に設ける場合には、他方の面10b側と同様に、配線42を用いて受動素子を形成する構成でも、第2の受動素子を有する電子デバイスを一方の面10a側に実装する構成としてもよい。
【0053】
さらに、上記実施形態では、受動素子としてキャパシタC及びインダクタLを例示したが、この他にも配線パターンの厚さや幅等を一部調整することにより抵抗を形成する構成としてもよい。また、上記実施形態では、インダクタLとしてスパイラル型のものを例示したが、これ以外にもトロイダル型のインダクタを形成・実装する構成としてもよい。
【0054】
また、上記実施形態では、シリコン基板10を貫通する導通部12によって、第1の面10a側の電極と第2の面10b側の受動素子とを接続させる構成ととしたが、導通部12のような貫通導電部を用いることなく、例えばシリコン基板10の側面(端面)に形成された配線パターンを用いて接続させる構成としてもよい。
【0055】
また、上記実施形態で示したシリコン基板10の第2の面10b側をソルダーレジスト等の樹脂材で覆うことにより保護膜を形成する構成としてもよい。この保護膜は、少なくとも受動素子を覆うように形成することが好ましく、例えばフォトリソグラフィ法や液滴吐出方式、印刷法、ディスペンス法等を用いることにより形成できる。
さらにまた、本実施例では半導体素子が形成されたシリコン基板の例で説明してきたが、化合物半導体基板や、ポリシリコンなどの半導体が上に形成されたガラス基板、石英基板、有機半導体が上に形成された、有機基板などでもまったく同様の構造をとることができる。
【図面の簡単な説明】
【0056】
【図1】本発明の実施の形態を示す図であって、半導体装置を示す断面図である。
【図2】図1の半導体装置のA矢視図である。
【図3】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の一実施形態に係る半導体装置の製造方法を示す斜視図である。
【図7】第2実施形態に係る半導体装置を示す断面図である。
【図8】第3実施形態に係る半導体装置を示す断面図である。
【図9】本発明の電子基板が搭載された電子機器を示す斜視図である。
【図10】別形態の電子基板の一例を示す断面図である。
【符号の説明】
【0057】
C…キャパシタ(受動素子)、 G…接地電極膜、 L…インダクタ(受動素子)、 1…半導体装置(電子基板)、 10、100…シリコン基板(基板)、 10a…第1の面(一方の面)、 10b…第2の面(他方の面)、 12…導電部(貫通導電部)、 22…第1電極(電極)、 33…第2絶縁層(応力緩和層)、 42、43、45、46…配線(配線パターン)、 44…絶縁層(応力緩和層)、 48、49…ランド部(外部接続用端子)、 51…電子部品、 300…携帯電話(電子機器)




 

 


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