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成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器 - セイコーエプソン株式会社
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発明の名称 成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19131(P2007−19131A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−197079(P2005−197079)
出願日 平成17年7月6日(2005.7.6)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 山▲崎▼ 亮介
要約 課題
耐クラック性に優れた絶縁膜を形成する。

解決手段
所定温度の炉内に基板を挿入する工程と、前記炉内を加熱する工程と、前記炉内の基板に膜を堆積させる工程と、前記膜堆積工程後に、前記炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程とを具備したことを特徴とする。
特許請求の範囲
【請求項1】
所定温度の炉内に基板を挿入する工程と、
前記炉内を加熱する工程と、
前記炉内の基板に膜を堆積させる工程と、
前記膜堆積工程後に、前記炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程とを具備したことを特徴とする成膜方法。
【請求項2】
前記冷却する工程は、前記炉内を2°C/分以下の速度で冷却することを特徴とする請求項1に記載の成膜方法。
【請求項3】
前記炉内の温度が前記基板を前記炉内に挿入した時の待機温度以下になった後に、前記炉内から前記基板を取り出す工程を更に具備したことを特徴とする請求項1に記載の成膜方法。
【請求項4】
前記基板を取り出す工程は、前記炉内の温度が400°C以下になった後に、前記炉内から前記基板を取り出すことを特徴とする請求項3に記載の成膜方法。
【請求項5】
前記冷却する工程後に、前記炉内から前記基板を取り出す工程と、
前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程とを更に具備したことを特徴とする請求項1に記載の成膜方法。
【請求項6】
前記炉内から前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする請求項3に記載の成膜方法。
【請求項7】
所定温度の第1の炉内に基板を挿入する工程と、
前記第1の炉内を加熱する工程と、
前記第1の炉内の前記基板に膜を堆積させる工程と、
前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
前記第1の炉内の温度が前記基板を前記第1の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第1の炉内から前記基板を取り出す工程と、
前記第1の炉内から取り出された前記基板をアニールするための第2の炉の温度を、前記基板を第1の炉内に挿入した時の第1の炉の待機温度以下の挿入温度に加熱する工程と、
前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、
前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
【請求項8】
前記挿入温度は、400度以下であることを特徴とする請求項7に記載の膜形成方法。
【請求項9】
所定温度の第1の炉内に基板を挿入する工程と、
前記第1の炉内を加熱する工程と、
前記第1の炉内の前記基板に膜を堆積させる工程と、
前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
前記第1の炉内の温度が前記基板を前記第1の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第1の炉内から前記基板を取り出す工程と、
前記第1の炉内から取り出された前記基板をアニールするための第2の炉の温度を、前記保持温度と同一の挿入温度に加熱する工程と、
前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、
前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
【請求項10】
所定温度の第1の炉内に基板を挿入する工程と、
前記第1の炉内を加熱する工程と、
前記第1の炉内の前記基板に膜を堆積させる工程と、
前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、
前記冷却する工程の後に、前記第1の炉内から前記基板を取り出す工程と、
前記第1の炉内から前記基板を取り出して前記基板をアニールするための第2の炉に挿入する前に、前記第1及び第2の炉の周囲の温度を上昇させる加熱工程と、
前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、
前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする膜形成方法。
【請求項11】
前記第1の炉から基板を取り出す工程と前記第2の炉に前記基板を挿入する工程との間に、前記第1及び第2の炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする請求項7又は請求項9のいずれか一方に記載の膜形成方法。
【請求項12】
前記請求項7乃至請求項11に記載の膜形成方法によって絶縁膜を形成する絶縁膜形成工程を具備したことを特徴とする電気光学装置の製造方法。
【請求項13】
前記絶縁膜形成工程は、電気光学装置の遮光膜に隣接する絶縁膜を形成する工程であることを特徴とする請求項12に記載の電気光学装置の製造方法。
【請求項14】
前記電気光学装置の遮光膜は、タングステンシリサイド膜であることを特徴とする請求項13に記載の電気光学装置の製造方法。
【請求項15】
基板が収納される炉と、
前記炉内を加熱する加熱手段と、
前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段とを具備したことを特徴とする成膜装置。
【請求項16】
成膜室と、
前記成膜室内に配置され、基板が収納される炉と、
前記炉内を加熱する加熱手段と、
前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段と、
前記成膜室の温度を制御して、前記炉内から前記基板を取り出す前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする成膜装置。
【請求項17】
基板が収納される第1の炉と、
前記第1の炉内を加熱する第1の加熱手段と、
前記第1の加熱手段を制御して、前記第1の炉内において前記基板に膜を堆積させる期間において前記第1の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第1の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第1の制御手段と、
前記第1の炉内から取り出された前記基板をアニールするための第2の炉と、
前記第2の炉内を加熱する第2の加熱手段と、
前記第2の加熱手段を制御して、前記第2の炉内の基板をアニールするための加熱を行うと共に、前記第2の炉内に前記基板を挿入するときの挿入温度を前記第1の炉内から前記基板を取り出す時の保持温度に一致させる第2の制御手段とを具備したことを特徴とする膜形成装置。
【請求項18】
成膜室と、
前記成膜室内に配置され、基板が収納される第1の炉と、
前記第1の炉内を加熱する第1の加熱手段と、
前記第1の加熱手段を制御して、前記第1の炉内において前記基板に膜を堆積させる期間において前記第1の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第1の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第1の制御手段と、
前記成膜室内に配置され、前記第1の炉内から取り出された前記基板をアニールするための第2の炉と、
前記第2の炉内を加熱する第2の加熱手段と、
前記第2の加熱手段を制御して、前記第2の炉内の基板をアニールするための加熱を行うと共に、前記第2の炉内に前記基板を挿入するときの挿入温度を前記第1の炉内から前記基板を取り出す時の保持温度に一致させる第2の制御手段と、
前記成膜室の温度を制御して、前記第1の炉内から前記基板を取り出して前記第2の炉に挿入する前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする膜形成装置。
【請求項19】
前記請求項7乃至請求項11のいずれか1つに記載の膜形成方法によって膜形成された電気光学装置用基板を備えたことを特徴とする電気光学装置。
【請求項20】
請求項19に記載の電気光学装置を用いて構成したことを特徴とする電子機器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、薄膜トランジスタを用いる液晶装置等に好適な成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器に関する。
【背景技術】
【0002】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、TFT駆動、TFD駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線(ゲート線)及びデータ線(ソース線)の各交点に対応して、画素電極及びスイッチング素子を基板(アクティブマトリクス基板)上に設けて構成される。
【0003】
TFT素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極(透明電極(ITO))に書込む。これにより、画素電極と対向電極との間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【0004】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜(層間絶縁膜)及び導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、TFT基板等は形成されている。
【0005】
例えば、TFT素子を構成する半導体層とその上下の層との間にも層間絶縁膜が形成される。TFT素子を構成する半導体層の上下の層間絶縁膜としては、特にTFT素子を保護する観点から十分な膜厚の層間絶縁膜が用いられる。例えば、成膜レートが高く被覆性が良好なものとして、減圧CVDによるTEOS(テトラ・エチル・オルソ・シリケート)ガスを用いた膜(以下、TEOS膜という)やHTO(High Telperature oxide)膜が多用されている。
【0006】
このようなCVD法によって絶縁膜を形成した例として特許文献1に記載の装置がある。
【特許文献1】特開平6−13378号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
ところで、このような減圧CVD法では、膜の形成後に、焼成を行うようになっている。この焼成は、膜の成膜温度よりも高い温度雰囲気下で行われる。従って、焼成に際して成膜された膜には熱膨張、熱収縮が伴う。即ち、焼成に際して成膜された膜には急激な熱衝撃が加えられることになり、場合によっては、膜最表面の急激な熱膨張によって、膜が塑性変形領域に突入し、クラック又は下地膜からの剥がれ(ピールオフ)が発生することがあるという問題点があった。
【0008】
特に、タングステンシリサイドWSi等を用いた遮光膜上にCVD法によって絶縁膜を形成する場合には、耐クラック性の低下により基板にクラックが生じやすくなってしまう。
【0009】
本発明はかかる問題点に鑑みてなされたものであって、耐クラック性に優れた膜を得ることができる成膜方法、膜形成方法、成膜装置及び膜形成装置並びに電気光学装置の製造方法、電気光学装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る成膜方法は、所定温度の炉内に基板を挿入する工程と、前記炉内を加熱する工程と、前記炉内の基板に膜を堆積させる工程と、前記膜堆積工程後に、前記炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程とを具備したことを特徴とする。
【0011】
このような構成によれば、基板を炉内に挿入して、加熱する。炉内が所定の温度に到達すると、基板に膜を堆積させる。膜堆積工程が終了すると、炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、冷却速度を例えば十分に遅くすることができ、膜中の冷却速度を均一化して、膜最表面と膜内部との熱収縮速度差を小さくし、ストレスを緩和することができる。また、冷却速度を低速化していることから、高いアニール効果を得ることができ、高温下での成膜後の原子固着時間の延長による原子の自己整合的な低ストレス化も行われることになる。こうして、堆積した膜のストレスを十分に低下させることができる。
【0012】
前記冷却する工程は、前記炉内を2°C/分以下の速度で冷却することを特徴とする。
【0013】
このような構成によれば、冷却速度を2°C/分以下とすることによって、ストレスを急激に低下させることができる。
【0014】
前記炉内の温度が前記基板を前記炉内に挿入した時の待機温度以下になった後に、前記炉内から前記基板を取り出す工程を更に具備したことを特徴とする。
【0015】
このような構成によれば、炉内から基板を取り出す時に熱衝撃が加わる。この場合でも、炉内の温度が基板挿入時の待機温度以下になった後に、基板を取り出しているので、膜に対する熱衝撃を抑制することができ、クラックの発生を抑制することができる。
【0016】
前記基板を取り出す工程は、前記炉内の温度が400°C以下になった後に、前記炉内から前記基板を取り出すことを特徴とする。
【0017】
このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。
【0018】
前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程とを更に具備したことを特徴とする。
【0019】
このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。
【0020】
前記炉内から前記基板を取り出す工程の前に、前記炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする。
【0021】
このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。
【0022】
また、本発明に係る膜形成方法は、所定温度の第1の炉内に基板を挿入する工程と、前記第1の炉内を加熱する工程と、前記第1の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記第1の炉内の温度が前記基板を前記第1の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第1の炉内から前記基板を取り出す工程と、前記第1の炉内から取り出された前記基板をアニールするための第2の炉の温度を、前記基板を第1の炉内に挿入した時の第1の炉の待機温度以下の挿入温度に加熱する工程と、前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。
【0023】
このような構成によれば、第1の炉において膜堆積工程が終了すると、第1の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第1の炉から取り出された基板は、第2の炉においてアニール処理される。この場合には、基板は、第1の炉内に挿入した時の第1の炉の待機温度以下の挿入温度で第2の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。
【0024】
また、前記挿入温度は、400度以下であることを特徴とする。
【0025】
このような構成によれば、基板が炉内から取り出されるときの炉内外の温度差が比較的小さいので、熱衝撃を急激に低下させることができる。
【0026】
また、本発明に係る膜形成方法は、所定温度の第1の炉内に基板を挿入する工程と、前記第1の炉内を加熱する工程と、前記第1の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記第1の炉内の温度が前記基板を前記第1の炉内に挿入した時の待機温度以下の保持温度になった後に、前記第1の炉内から前記基板を取り出す工程と、前記第1の炉内から取り出された前記基板をアニールするための第2の炉の温度を、前記保持温度と同一の挿入温度に加熱する工程と、前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。
【0027】
このような構成によれば、第1の炉において膜堆積工程が終了すると、第1の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第1の炉から取り出された基板は、第2の炉においてアニール処理される。この場合には、基板は、保持温度と同一温度の挿入温度に設定された第2の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。
【0028】
また、本発明に係る膜形成方法は、所定温度の第1の炉内に基板を挿入する工程と、前記第1の炉内を加熱する工程と、前記第1の炉内の前記基板に膜を堆積させる工程と、前記膜堆積工程後に、前記第1の炉内を前記加熱工程の加熱速度よりも遅い冷却速度で冷却する工程と、前記冷却する工程の後に、前記第1の炉内から前記基板を取り出す工程と、前記第1の炉内から前記基板を取り出して前記基板をアニールするための第2の炉に挿入する前に、前記第1及び第2の炉の周囲の温度を上昇させる加熱工程と、前記第1の炉内から取り出された前記基板を前記第2の炉内に挿入する工程と、前記第2の炉内を加熱して前記基板をアニールする工程とを具備したことを特徴とする。
【0029】
このような構成によれば、第1の炉において膜堆積工程が終了すると、第1の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第1の炉から取り出された基板は、第2の炉においてアニール処理される。この場合には、第1及び第2の炉の周囲の温度が高いので、基板に加わる熱衝撃は低減される。これにより、クラックの発生を抑制することができる。
【0030】
また、前記第1の炉から基板を取り出す工程と前記第2の炉に前記基板を挿入する工程との間に、前記第1及び第2の炉の周囲の温度を上昇させる加熱工程を更に具備したことを特徴とする。
【0031】
このような構成によれば、保持温度、挿入温度を制御すると共に第1及び第2の炉の周囲の温度も制御することができ、基板に加わる熱衝撃を十分に低減させることができる。
【0032】
また、本発明に係る電気光学装置の製造方法は、上記膜形成方法によって絶縁膜を形成する絶縁膜形成工程を具備したことを特徴とする。
【0033】
このような構成によれば、低ストレスの膜を形成することができ、クラック等の発生を防止した電気光学装置を得ることができる。
【0034】
また、前記絶縁膜形成工程は、電気光学装置の遮光膜に隣接する絶縁膜を形成する工程であることを特徴とする。
【0035】
このような構成によれば、低ストレスの絶縁膜を形成することができるので、絶縁膜に隣接する遮光膜にクラック等が生じることを防止することができる。
【0036】
また、前記電気光学装置の遮光膜は、タングステンシリサイド膜であることを特徴とする。
【0037】
このような構成によれば、遮光膜としてストレスが大きいタングステンシリサイド膜を採用した場合でも、低ストレスの絶縁膜によって遮光膜にクラック等が生じることを防止することができる。
【0038】
また、本発明に係る成膜装置は、基板が収納される炉と、前記炉内を加熱する加熱手段と、前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段とを具備したことを特徴とする。
【0039】
このような構成によれば、基板を炉内に挿入して、加熱する。炉内が所定の温度に到達すると、基板に膜を堆積させる。膜堆積工程が終了すると、炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、ストレスを緩和することができ、
また、本発明に係る成膜装置は、成膜室と、前記成膜室内に配置され、基板が収納される炉と、前記炉内を加熱する加熱手段と、前記加熱手段を制御して、前記炉内において前記基板に膜を堆積させる期間において前記炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる制御手段と、前記成膜室の温度を制御して、前記炉内から前記基板を取り出す前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする。
【0040】
このような構成によれば、炉は成膜室内に配置される。成膜室は、成膜室温度制御手段によって室温が制御される。炉内から基板を取り出す前に、成膜室の温度が上昇されているので、基板に加わる熱衝撃を抑制することかできる。これにより、低ストレスの膜を成膜することができる。
【0041】
また、本発明に係る膜形成装置は、基板が収納される第1の炉と、前記第1の炉内を加熱する第1の加熱手段と、前記第1の加熱手段を制御して、前記第1の炉内において前記基板に膜を堆積させる期間において前記第1の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第1の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第1の制御手段と、前記第1の炉内から取り出された前記基板をアニールするための第2の炉と、前記第2の炉内を加熱する第2の加熱手段と、前記第2の加熱手段を制御して、前記第2の炉内の基板をアニールするための加熱を行うと共に、前記第2の炉内に前記基板を挿入するときの挿入温度を前記第1の炉内から前記基板を取り出す時の保持温度に一致させる第2の制御手段とを具備したことを特徴とする。
【0042】
このような構成によれば、第1の炉において膜堆積工程が終了すると、第1の炉を冷却する。この場合には、加熱の速度よりも遅い冷却速度で冷却する。これにより、低ストレス化が可能である。更に、第1の炉から取り出された基板は、第2の炉においてアニール処理される。この場合には、基板は、保持温度と同一温度の挿入温度に設定された第2の炉内に挿入される。これにより、基板への熱衝撃を低減することができ、クラックの発生を抑制することができる。
【0043】
また、本発明に係る膜形成装置は、成膜室と、前記成膜室内に配置され、基板が収納される第1の炉と、前記第1の炉内を加熱する第1の加熱手段と、前記第1の加熱手段を制御して、前記第1の炉内において前記基板に膜を堆積させる期間において前記第1の炉内を加熱して成膜温度に設定すると共に、膜を堆積させる期間終了後に前記第1の炉内の温度を前記加熱時の加熱速度よりも低い冷却速度で冷却させる第1の制御手段と、前記成膜室内に配置され、前記第1の炉内から取り出された前記基板をアニールするための第2の炉と、前記第2の炉内を加熱する第2の加熱手段と、前記第2の加熱手段を制御して、前記第2の炉内の基板をアニールするための加熱を行うと共に、前記第2の炉内に前記基板を挿入するときの挿入温度を前記第1の炉内から前記基板を取り出す時の保持温度に一致させる第2の制御手段と、前記成膜室の温度を制御して、前記第1の炉内から前記基板を取り出して前記第2の炉に挿入する前に、前記成膜室の温度を上昇させる成膜室温度制御手段とを具備したことを特徴とする。
【0044】
このような構成によれば、保持温度、挿入温度を制御すると共に第1及び第2の炉の周囲の温度も制御することができ、基板に加わる熱衝撃を十分に低減させることができる。
【0045】
本発明に係る電気光学装置は、上記膜形成方法によって膜形成された電気光学装置用基板を備えたことを特徴とする。
【0046】
このような構成によれば、低ストレスの膜が形成されているので、クラック等の発生を防止することができ、信頼性に優れた電気光学装置が得られる。
【0047】
また、本発明に係る電子機器は、上記電気光学装置を用いて構成したことを特徴とする。
【0048】
このような構成によれば、信頼性に優れた電子機器を得ることができる。
【発明を実施するための最良の形態】
【0049】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は本発明の第1の実施の形態に係る膜形成装置を示す説明図である。本実施の形態はTFT基板等の液晶装置である電気光学装置の成膜に適用したものである。図2は本実施の形態において製造する電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図3は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図2のH−H'線の位置で切断して示す断面図である。図4は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図5は液晶装置の画素構造を詳細に示す断面図である。図6は図1中の炉111,112の構成を示す斜視図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0050】
先ず、図2乃至図4を参照して本実施の形態において製造される電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図2及び図3に示すように、例えば、石英基板、ガラス基板、シリコン基板を用いたTFT基板10と、これに対向配置される、例えばガラス基板や石英基板を用いた対向基板20との間に液晶50を封入して構成される。対向配置されたTFT基板10と対向基板20とは、シール材52によって貼り合わされている。
【0051】
TFT基板10上には画素を構成する画素電極(ITO)9a等がマトリクス状に配置される。また、対向基板20上には全面に対向電極(ITO)21が設けられる。TFT基板10の画素電極9a上には、ラビング処理が施された配向膜16が設けられている。一方、対向基板20上の全面に渡って形成された対向電極21上にも、ラビング処理が施された配向膜22が設けられている。各配向膜16,22は、例えば、ポリイミド膜等の透明な有機膜からなる。
【0052】
図4は画素を構成するTFT基板10上の素子の等価回路を示している。図4に示すように、画素領域においては、複数本の走査線11aと複数本のデータ線6aとが交差するように配線され、走査線11aとデータ線6aとで区画された領域に画素電極9aがマトリクス状に配置される。そして、走査線11aとデータ線6aの各交差部分に対応してTFT30が設けられ、このTFT30に画素電極9aが接続される。
【0053】
TFT30は走査線11aのON信号によってオンとなり、これにより、データ線6aに供給された画像信号が画素電極9aに供給される。この画素電極9aと対向基板20に設けられた対向電極21との間の電圧が液晶50に印加される。また、画素電極9aと並列に蓄積容量70が設けられており、蓄積容量70によって、画素電極9aの電圧はソース電圧が印加された時間よりも例えば3桁も長い時間の保持が可能となる。蓄積容量70によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【0054】
図5は一つの画素に着目した液晶装置の模式的断面図である。
【0055】
画素電極9aは、TFT基板10上に、マトリクス状に複数設けられており、画素電極9aの縦横の境界に各々沿ってデータ線6a及び走査線11aが設けられている。データ線6aは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線11aは、例えば導電性のポリシリコン膜等からなる。また、走査線11aは、半導体層1aのうちチャネル領域1a’に対向するゲート電極3aに電気的に接続されている。すなわち、走査線11aとデータ線6aとの交差する箇所にはそれぞれ、走査線11aに接続されたゲート電極3aとチャネル領域1a’とが対向配置されて画素スイッチング用のTFT30が構成されている。
【0056】
TFT基板10上には、TFT30や画素電極9aの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図5に示すように、下から順に、走査線11aを含む第1層、ゲート電極3aを含むTFT30等を含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、シールド層400等を含む第5層、画素電極9a及び配向膜16等を含む第6層からなる。また、第1層及び第2層間には下地絶縁膜12が、第2層及び第3層間には第1層間絶縁膜41が、第3層及び第4層間には第2層間絶縁膜42が、第4層及び第5層間には第3層間絶縁膜43が、第5層及び第6層間には第4層間絶縁膜44が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜12、41、42、43及び44には、例えば、TFT30の半導体層1a中の高濃度ソース領域1dとデータ線6aとを電気的に接続するコンタクトホール等もまた設けられている。
【0057】
本実施の形態においては、例えば、これらの下地絶縁膜12及び第1乃至第4層間絶縁膜41〜44の膜形成を図1の装置を用いて行う。この中でも、下地絶縁膜12、第1層間絶縁膜41及び第2層間絶縁膜42の形成に有効である。特に、本実施の形態は、ストレスが大きいタングステンシリサイド膜に隣接する下地絶縁膜12の形成に有効である。
【0058】
以下では、これらの各要素について、下から順に説明を行う。
第1層には、例えば、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線11aが設けられている。走査線11aは、同一行に存在するTFT30のON・OFFを一斉に制御する機能を有する。また、走査線11aは、画素電極9aが形成されない領域を略埋めるように形成されており、TFT30に下側から入射しようとする光を遮る機能をも有している。これにより、TFT30の半導体層1aにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【0059】
第2層には、ゲート電極3aを含むTFT30が設けられている。TFT30は、図5に示すように、LDD(Lightly Doped Drain)構造を有しており、その構成要素としては、上述したゲート電極3a、例えばポリシリコン膜からなりゲート電極3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、ゲート電極3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを備えている。
【0060】
そして、この第2層には、上述のゲート電極3aと同一膜として中継電極719が形成されている。この中継電極719は、平面的に見て、各画素電極9aの一辺の略中央に位置するように、島状に形成されている。中継電極719とゲート電極3aとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【0061】
なお、上述のTFT30は、好ましくは図5に示したようにLDD構造をもつが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極3aをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のTFTであってもよい。また、本実施形態では、画素スイッチング用TFT30のゲート電極を、高濃度ソース領域1d及び高濃度ドレイン領域1e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でTFTを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、TFT30を構成する半導体層1aは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層1aを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【0062】
以上説明した走査線11aの上、かつ、TFT30の下には、例えばTEOS膜等からなる下地絶縁膜12が設けられている。下地絶縁膜12は、走査線11aとTFT30とを絶縁する機能のほか、TFT基板10の全面に形成されることにより、TFT基板10の表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のTFT30の特性変化を防止する機能を有する。上述したように、下地絶縁膜12は、図1の装置によって形成される。
【0063】
この下地絶縁膜12には、平面的にみて半導体層1aの両脇に、後述するデータ線6aに沿って延びる半導体層1aのチャネル長と同じ幅の溝(コンタクトホール)12cvが掘られており、この溝12cvに対応して、その上方に積層されるゲート電極3aは下側に凹状に形成された部分を含んでいる。また、この溝12cv全体を埋めるようにして、ゲート電極3aが形成されていることにより、該ゲート電極3aには、これと一体的に形成された側壁部3bが延設されるようになっている。これにより、TFT30の半導体層1aは、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【0064】
また、この側壁部3bは、溝12cvを埋めるように、且つ、その下端が走査線11aと接するように形成されている。従って、同一行の走査線11aとゲート電極3aとは、同電位となる。なお、走査線11aに平行するようにして、ゲート電極3aを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線11aと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線11aの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線11aと同一の行に存在する別の走査線が健全である限り、それを介してTFT30の動作制御を依然正常に行うことができることになる。
【0065】
第3層には、蓄積容量70が設けられている。蓄積容量70は、TFT30の高濃度ドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての下部電極71と、固定電位側容量電極としての容量電極300とが、誘電体膜75を介して対向配置されることにより形成されている。この蓄積容量70によれば、画素電極9aにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量70は、画素電極9aの形成領域にほぼ対応する光透過領域には至らないように形成されているため(換言すれば、遮光領域内に収まるように形成されているため)、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【0066】
より詳細には、下部電極71は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極71は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極71は、画素電位側容量電極としての機能のほか、画素電極9aとTFT30の高濃度ドレイン領域1eとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極719を介して行われている。
【0067】
容量電極300は、蓄積容量70の固定電位側容量電極として機能する。容量電極300を固定電位とするためには、固定電位とされた後述するシールド層400と電気的接続が図られることによりなされている。
【0068】
そして、この容量電極300は、TFT基板10上において、各画素に対応するように島状に形成されており、下部電極71は、当該容量電極300とほぼ同一形状を有するように形成されている。これにより、蓄積容量70は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量70は、より小面積で、より大きな容量値をもつ。
【0069】
誘電体膜75は、図5に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Telperature oxide)膜、LTO(Low Telperature oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量70を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜75は薄いほどよい。そして、この誘電体膜75は、図5に示すように、下層に酸化シリコン膜75a、上層に窒化シリコン膜75bからなる2層構造を有する。比較的誘電率の大きい窒化シリコン膜75bが存在することにより、蓄積容量70の容量値を増大させることが可能となると共に、酸化シリコン膜75aが存在することにより、蓄積容量70の耐圧性を低下せしめることがない。このように、誘電体膜75を2層構造とすることにより、相反する2つの作用効果を享受することが可能となる。
【0070】
また、窒化シリコン膜75bが存在することにより、TFT30に対する水の浸入を未然に防止することが可能となっている。これにより、TFT30におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜75は、2層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような3層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【0071】
以上説明したTFT30ないしゲート電極3a及び中継電極719の上、かつ、蓄積容量70の下には、図1の減圧CVD装置による第1層間絶縁膜41が形成されている。そして、この第1層間絶縁膜41には、TFT30の高濃度ソース領域1dと後述するデータ線6aとを電気的に接続するコンタクトホール81が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。また、第1層間絶縁膜41には、TFT30の高濃度ドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するコンタクトホール83が開孔されている。
【0072】
さらに、この第1層間絶縁膜41には、蓄積容量70を構成する画素電位側容量電極としての下部電極71と中継電極719とを電気的に接続するためのコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41には、中継電極719と後述する第2中継電極6a2とを電気的に接続するコンタクトホール882が、後述する第2層間絶縁膜42を貫通しつつ開孔されている。
【0073】
図5に示すように、コンタクトホール882は、蓄積容量70以外の領域に形成されており、下部電極71を一旦下層の中継電極719に迂回させてコンタクトホール882を介して上層に引き出していることから、下部電極71を上層の画素電極9aに接続する場合でも、下部電極71を誘電体膜75及び容量電極300よりも広く形成する必要がない。従って、下部電極71、誘電体膜75及び容量電極300を1エッチング工程で同時にパターニングすることができる。これにより、下部電極71、誘電体膜75及び容量電極300の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【0074】
また、誘電体膜75は下部電極71及び容量電極300と同一形状に形成され広がりを有していないことから、TFT30の半導体層1aに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量70周辺の開口部を通じて半導体層1aにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【0075】
第4層には、データ線6aが設けられている。このデータ線6aは、TFT30の半導体層1aの延在する方向に一致するように、ストライプ状に形成されている。このデータ線6aは、図5に示すように、下層より順に、アルミニウムからなる層(図5における符号41A)、窒化チタンからなる層(図5における符号41TN参照)、窒化シリコン膜からなる層(図5における符号401)の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線6aが、比較的低抵抗な材料たるアルミニウムを含むことにより、TFT30、画素電極9aに対する画像信号の供給を滞りなく実現することができる。他方、データ線6a上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、TFT30の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【0076】
また、この第4層には、データ線6aと同一膜として、シールド層用中継層6a1及び第2中継電極6a2が形成されている。これらは、平面的に見ると、データ線6aと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。シールド層用中継層6a1及び第2中継電極6a2は、データ線6aと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層6a1、第2中継電極6a2に対して形成するコンタクトホール803,804のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層6a1及び第2中継電極6a2上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、TFT30の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【0077】
蓄積容量70の上、かつ、データ線6aの下には、図1の減圧CVD装置による第2層間絶縁膜42が形成されている。この第2層間絶縁膜42には、TFT30の高濃度ソース領域1dとデータ線6aとを電気的に接続するコンタクトホール81が開孔されているとともに、前記シールド層用中継層6a1と蓄積容量70の上部電極たる容量電極300とを電気的に接続するコンタクトホール801が開孔されている。さらに、第2層間絶縁膜42には、第2中継電極6a2と中継電極719とを電気的に接続するためのコンタクトホール882が形成されている。
【0078】
第5層には、シールド層400が形成されている。このシールド層400は、平面的にみると、格子状に形成されている。このシールド層400は、画素電極9aが配置された画像表示領域10aからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路101に供給される正電源や負電源の定電位源でもよいし、対向基板20の対向電極21に供給される定電位源でも構わない。
【0079】
また、第5層には、このようなシールド層400と同一膜として、中継層としての第3中継電極402が形成されている。この第3中継電極402は、後述のコンタクトホール89を介して、第2中継電極6a2及び画素電極9a間の電気的接続を中継する機能を有する。なお、これらシールド層400及び第3中継電極402間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【0080】
他方、上述のシールド層400及び第3中継電極402は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の2層構造を有している。また、第3中継電極402において、下層のアルミニウムからなる層は、第2中継電極6a2と接続され、上層の窒化チタンからなる層は、ITO等からなる画素電極9aと接続されるようになっている。アルミニウムとITOとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとITOとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
【0081】
さらには、シールド層400及び第3中継電極402は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、TFT30の半導体層1aに対する入射光(図5参照)の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極300及びデータ線6aについても同様にいえる。これらシールド層400、第3中継電極402、容量電極300及びデータ線6aが、TFT基板10上に構築される積層構造の一部をなしつつ、TFT30に対する上側からの光入射を遮る上側遮光膜として機能する。
【0082】
データ線6aの上、かつ、シールド層400の下には、第3層間絶縁膜43が形成されている。この第3層間絶縁膜43には、シールド層400とシールド層用中継層6a1とを電気的に接続するためのコンタクトホール803、及び、第3中継電極402と第2中継電極6a2とを電気的に接続するためのコンタクトホール804がそれぞれ開孔されている。
【0083】
第6層には、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。そして、この画素電極9a下には、第4層間絶縁膜44が形成されている。この第4層間絶縁膜44には、画素電極9a及び第3中継電極402間を電気的に接続するためのコンタクトホール89が開孔されている。
【0084】
第3及び第4層間絶縁膜43,44の表面は、CMP(Chemical Mechanical Polishing)処理等により平坦化されている。平坦化された層間絶縁膜43,44の下方に存在する各種配線や素子等による段差に起因する液晶層50の配向不良が低減される。ただし、このように第3,第4層間絶縁膜43,44に平坦化処理を施すのに代えて、又は加えて、TFT基板10、下地絶縁膜12、第1層間絶縁膜41、第2層間絶縁膜42及び第3層間絶縁膜43のうち少なくとも一つに溝を掘って、データ線6a等の配線やTFT30等を埋め込むことにより、平坦化処理を行ってもよい。
【0085】
また、蓄積容量70は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という3層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【0086】
また、図2及び図3に示すように、対向基板20には表示領域を区画する額縁としての遮光膜53が設けられている。対向基板20の全面には、上述したように、ITO等の透明導電性膜が対向電極21として形成され、更に、対向電極21の全面にはポリイミド系の配向膜22が形成される。配向膜22は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【0087】
遮光膜53の外側の領域には液晶を封入するシール材52が、TFT基板10と対向基板20間に形成されている。シール材52は対向基板20の輪郭形状に略一致するように配置され、TFT基板10と対向基板20を相互に固着する。シール材52は、TFT基板10の1辺の一部において欠落しており、液晶50を注入するための液晶注入口108が形成される。貼り合わされた素子基板10及び対向基板20相互の間隙には、液晶注入口108より液晶が注入される。液晶注入後に、液晶注入口108を封止材109で封止するようになっている。
【0088】
シール材52の外側の領域には、データ線6aに画像信号を所定のタイミングで供給することにより該データ線6aを駆動するデータ線駆動回路101及び外部回路との接続のための外部接続端子102がTFT基板10の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線11a及びゲート電極3aに走査信号を所定のタイミングで供給することによりゲート電極3aを駆動する走査線駆動回路104が設けられている。走査線駆動回路104は、シール材52の内側の遮光膜53に対向する位置においてTFT基板10上に形成される。また、TFT基板10上には、データ線駆動回路101、走査線駆動回路104、外部接続端子102及び上下導通端子107を接続する配線105が、遮光膜53の3辺に対向して設けられている。
【0089】
上下導通端子107は、シール材52のコーナー部の4箇所のTFT基板10上に形成される。そして、TFT基板10と対向基板20相互間には、下端が上下導通端子107に接触し、上端が対向電極21に接触する上下導通材106が設けられており、上下導通材106によって、TFT基板10と対向基板20との間で電気的な導通がとられている。
【0090】
次に、下地絶縁膜12、第1乃至第4層間絶縁膜41〜44を形成する減圧CVD装置である図1の膜形成装置について説明する。
【0091】
図1において、減圧CVD装置は、基板上に膜を堆積させるための炉111及び形成された膜のアニール処理を行うための炉112を有している。
【0092】
炉111には搬送系113を介して基板が配置される。搬送系113はキャリアトランスファ114及びウェハトランスファ115を有している。基板116はキャリア117に収納された状態で搬送される。キャリアI/Oポートに投入されたキャリア117は、キャリアトランスファ114によって搬送されて、キャリアステージに仮置きされる。
【0093】
ウェハトランスファ115は、キャリアステージに仮置きされたキャリア117内から1枚ずつ基板116を取り出して、ボート120に載置する。ウェハトランスファ115によって、ボート120には、複数枚の基板116が収納される。ボート120は、図示しないエレベータ機構によって、炉111内に収納される。
【0094】
図6は、炉111内を一部破断して示す断面図である。炉111は、ボート120を収納して基板160に成膜を行うための反応炉111aと反応炉111aの周囲を囲むように配置されたヒーター111b(斜線部)とによって構成される。ヒーター111bは、炉111内を加熱して炉内を所望の温度にすることができるようになっている。炉111は、成膜ガスを各基板116に対して供給するための図示しないガス供給部を有する。
【0095】
炉111内には、炉111内の温度を検出するためのセンサ111cが設けられている。センサ111cは炉111内の温度を検出して、検出結果を炉温度制御部121に供給するようになっている。炉温度制御部121は、センサ111cの出力に応じた温度制御によって、ヒーター111bの加熱を制御する。例えば、炉温度制御部121は、目標温度値とヒーター111bからの実測温度値との偏差をPID(Proportinal−lntegral−Derivative)演算することで、ヒーター111bの電力を制御する手法を採用する。炉温度制御部121によって、炉111内の温度を所望の温度に設定することができる。
【0096】
炉温度制御部121は、待機温度から膜堆積に必要な所定の温度(以下、成膜温度という)まで所定の加熱速度で炉温度を上昇させる。膜堆積時には、炉温度制御部121は成膜温度を一定値に維持する。そして、成膜が終了すると、炉温度制御部121は、炉111の温度を下降させて、所定の温度(以下、保持温度という)に設定する。
【0097】
本実施の形態においては、炉温度制御部121は、成膜温度から保持温度への炉111の冷却に際して、待機温度から成膜温度までの加熱時の加熱速度よりも低い冷却速度で、炉温度を下降させるようになっている。また、炉温度制御部121は、炉111からボート120を取り出して大気開放状態にする時点における保持温度を、待機温度よりも低い温度に設定するようになっている。例えば、待機温度が約600°Cであるものとすると、保持温度を、約400°Cに設定するようにしてもよく、更に、室温に比較的近い温度に設定してもよい。
【0098】
炉112はボート131を収納する。ボート131は、ボート120と同一のボートであってもよく、他のボートであってもよい。ボート131内には、炉111によって成膜された基板116が載置される。
【0099】
炉112の構成は、図6の炉111と同様であり、炉112内の温度を加熱するための図示しないヒーターと、炉112内の温度を検出する図示しないセンサとを有している。このセンサは、炉112内の温度を検出して、検出結果を炉温度制御部133に供給するようになっている。炉温度制御部133は、センサの出力に応じた温度制御によってヒーターの加熱を制御し、炉112内の温度を所望の温度に設定することができるようになっている。なお、炉温度制御部133は、炉温度制御部121と同様の温度制御手法を採用することができる。
【0100】
炉温度制御部133は、炉111から搬送された基板116が、挿入されるときの温度(以下、挿入温度という)から、アニールに必要な温度(以下、アニール温度という)まで炉112内の温度を上昇させる。炉温度制御部133は、アニールに必要な時間だけ炉112内の温度をアニール温度に維持する。そして、炉温度制御部133は、アニールが終了すると、炉112の温度を下降させて、所定の温度に設定するようになっている。
【0101】
本実施の形態においては、炉温度制御部133は、成膜された基板116を炉112に挿入するときの挿入温度を、例えば室温に近く設定することができる。また、炉温度制御部133は、基板116を炉112に挿入するときの挿入温度を、膜堆積後の基板116が炉111から取り出されるときの保持温度に一致させるようにしてもよい。
【0102】
(製造プロセス)
次に、本実施の形態に係る膜形成装置を用いて電気光学装置である液晶装置を製造する方法について図7及び図8を参照して説明する。図7は横軸に時間縦軸に温度をとって、炉111の温度制御を説明するためのグラフであり、図8は横軸に時間縦軸に温度をとって、炉112の温度制御を説明するためのグラフである。
【0103】
先ず、厚さが約1.2mmの石英基板(TFT基板)10を用意する。ここで、好ましくはN(窒素)等の不活性ガス雰囲気で約900〜1300℃での高温でアニール処理し、後に実施される高温プロセスでTFT基板10に生じる歪が少なくなるように前処理しておく。
【0104】
次に、このように処理されたTFT基板10の全面に、タングステンシリサイド(WSi)膜を、スパッタリングにより、100〜500nm程度の膜厚、好ましくは200nmの膜厚に堆積させる。そして、この金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線11aを形成する。
【0105】
次に、走査線11a上にTEOS膜等による下地絶縁膜12を形成する。本実施の形態においては、下地絶縁膜12の形成に図1の膜形成装置を用いる。
【0106】
走査線11aが形成されたTFT基板10は、図1の搬送系113によってボート120に載置される。炉温度制御部121は、ヒーター111bを制御して、炉111内の温度を待機温度に設定する。なお、待機温度としては、550〜650°C、例えば600°Cの温度に設定する。TFT基板10が載置されたボート120は、炉111内に収納する。
【0107】
次に、TFT基板10が炉111に配置された状態で、所定期間だけ炉111を減圧する。図7の減圧期間としては、例えば、1〜1.5時間くらいの時間である。次に、炉温度制御部121は、ヒーター111bを制御して、炉111内を加熱する。この場合の加熱速度としては、例えば、5°C/分とする。炉温度制御部121は、加熱によって炉111内の温度が成膜温度に達すると、以後、炉111内の温度を成膜温度に維持させる。例えば、成膜温度としては、700°Cの温度に設定する。
【0108】
炉111内の温度が成膜温度に到達すると、炉111に図示しないガス供給部から、原料ガスを炉111内に導入する。原料ガスとしては、下地絶縁膜12としてTEOS膜を用いる場合には、TEOSガスが用いられる。また、例えば、絶縁膜として、酸化シリコン(SiO2)を成膜する場合には、原料ガスとして、モノシラン(SiH4)、N2O、N2、O2、Ar等を供給する。また、絶縁膜として窒化シリコン膜等を成膜することもでき、本実施の形態は成膜する膜の種類はいずれの種類であってもよい。
【0109】
図7の堆積期間において、例えばTEOS膜の成膜が行われる。例えば、下地絶縁膜12としては、800nmの膜厚のTEOS膜を形成する。なお、TEOS膜とHTO膜との積層構造によって下地絶縁膜12を構成してもよい。この場合には、例えば、TEOS膜の膜厚を600nmとし、HTO膜の膜厚は200nmとする。
【0110】
所定の膜厚での成膜が終了すると、TFT基板10上に堆積した膜を安定化させるために、炉111内の温度を低下させる。本実施の形態においては、この冷却期間において、加熱期間の加熱速度よりも低速で冷却を行う。例えば、本実施の形態においては、2°C/分の冷却速度で、炉111内を冷却させる。即ち、炉温度制御部121は、ヒーター111bを制御して、毎分2°Cの割合で、炉111内の温度を冷却させる。
【0111】
仮に、冷却速度が比較的速い場合には、膜の熱収縮が均一でなくなり、内部応力が深さ方向に不均一となる膜が形成されてしまう。これに対し、本実施の形態においては、冷却速度が十分に遅いことから、膜中の冷却速度が均一化され、膜最表面と膜内部との熱収縮速度差が小さく、ストレスを緩和することができる。
【0112】
また、冷却速度を低速化していることから、高いアニール効果が得られ、高温下での成膜後の原子固着時間の延長による原子の自己整合的な低ストレス化も行われることになる。こうして、堆積した膜のストレスを十分に低下させることができる。
【0113】
また、本実施の形態においては、ボート120を取り出すときの保持温度を、待機温度よりも低い温度、例えば室温に近い温度等に設定する。図7の例では、保持温度を例えば400°Cに設定した例を示している。ボート120は、炉111内の温度が400°Cに到達した後に、炉111から取り出される。
【0114】
ボート120を炉111から取り出す場合には、炉111内の温度と室温との差によって、堆積した膜に対する熱衝撃が加わる。この場合でも、本実施の形態においては、炉111内の温度と室温との差が小さいことから、膜に対する熱衝撃を抑制することができ、膜最表面の急激な熱膨張に起因する塑性変形(クラック)の発生を抑制することができる。
【0115】
次に、堆積した膜のアニール処理を行う。即ち、ボート120からTFT基板10を取り出して、ボート131に載置する。炉温度制御部133は、炉112のヒーターを制御して、炉112内の温度を挿入温度に設定する。そして、TFT基板10が載置されたボート131を、炉112内に収納する。
【0116】
本実施の形態においては、挿入温度としては、成膜時の保持温度に一致させる。即ち、図8における挿入温度を、図7の保持温度(例えば400°C)に一致させるのである。ボート12からボート131への基板の搬送時の温度変化が比較的小さいものとすると、挿入温度と保持温度とを一致させることによって、基板10が炉112内に収納された時の熱衝撃を十分に小さくすることができる。これにより、クラックの発生を一層抑制することができる。
【0117】
なお、ボート120,131が炉111,112の外にある状態でボート120,131に基板が配置されることから、挿入温度及び保持温度は、室温に近い温度の方が、熱衝撃を抑制しやすい。
【0118】
次に、炉温度制御部133は、炉112のヒーターを制御して、炉112内の温度をアニール温度まで上昇させる。例えば、アニール温度としては、1000°以上の温度が設定される。所定期間のアニールが終了すると、炉温度制御部133は、炉112内の温度を低下させる。なお、アニール期間前後の加熱期間及び冷却期間における加熱速度及び冷却速度については、特に制限されるものではない。
【0119】
こうして、耐クラック性に優れた下地絶縁膜12を形成することができる。
【0120】
次に、半導体層1aが形成される。即ち、先ず、下地絶縁膜12上に、約450〜550℃、好ましくは約500℃の比較的低温環境中で、流量約400〜600cc/minのモノシランガス、ジシランガス等を用いた減圧CVD(例えば、圧力約20〜40PaのCVD)によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約600〜700℃にて約1〜10時間、好ましくは4〜6時間の熱処理を施すことにより、p−Si(ポリシリコン)膜を約50〜200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。固相成長させる方法としては、RTAを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のTFT30を、nチャネル型とするかpチャネル型とするかに応じて、V族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層1aを形成する。
【0121】
次に、TFT30を構成する半導体層1aを約900〜1300°Cの温度、好ましくは約1000℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧CVD法等により上層ゲート絶緑膜を形成することにより、1層又は多層の高温酸化シリコン膜(HTO膜)や窒化シリコン膜からなる(ゲート絶縁膜を含む)絶縁膜2を形成する。この結果、半導体層1aは、約30〜150nmの厚さ、好ましくは約35〜50nmの厚さとなり、絶縁膜2の厚さは、約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとなる。
【0122】
次に、画素スイッチング用のTFT30のスレッシュホールド電圧Vthを制御するために、半導体層1aのうちnチャネル領域あるいはpチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【0123】
次に、下地絶縁膜12に対して、走査線11aに通ずる溝12cvを形成する。この溝12cvは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【0124】
次に、減圧CVD法等によりポリシリコン膜を堆積し、更にリン(P)を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Pイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約100〜500nmの厚さ、好ましくは約350nm程度である。そして、フォトリソグラフィ及びエッチングにより、TFT30のゲート電極部を含めて所定のパターンのゲート電極3aを形成する。このゲート電極3a形成時において、これに延設される側壁部3bもまた同時に形成される。この側壁部3bは、前述のポリシリコン膜の堆積が溝12cvの内部に対しても行われることで形成される。この際、該溝12cvの底が走査線11aに接していることにより、側壁部3b及び走査線11aは電気的に接続されることになる。更に、このゲート電極3aのパターニング時、これと同時に、中継電極719もまた形成される。
【0125】
次に、前記半導体層1aについて、低濃度ソース領域1b及び低濃度ドレイン領域1c、並びに、高濃度ソース領域1d及び高濃度ドレイン領域1eを形成する。
【0126】
ここでは、TFT30をLDD構造をもつnチャネル型のTFTとする場合を説明すると、具体的にまず、低濃度ソース領域1b及び低濃度ドレイン領域1cを形成するために、ゲート電極3aをマスクとして、P等のV族元素のドーパントを低濃度で(例えば、Pイオンを1〜3×1013cm2のドーズ量にて)ドープする。これによりゲート電極3a下の半導体層1aはチャネル領域1a’となる。このときゲート電極3aがマスクの役割を果たすことによって、低濃度ソース領域1b及び低濃度ドレイン領域1cは自己整合的に形成されることになる。次に、高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、ゲート電極3aよりも幅の広い平面パターンを有するレジスト層をゲート電極3a上に形成する。その後、P等のV族元素のドーパントを高濃度で(例えば、Pイオンを1〜3×1015/cm2のドーズ量にて)ドープする。
【0127】
なお、このように低濃度と高濃度の2段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のTFTとしてもよく、ゲート電極3a(ゲート電極)をマスクとして、Pイオン・Bイオン等を用いたイオン注入技術によりセルフアライン型のTFTとしてもよい。この不純物のドープにより、ゲート電極3aは更に低抵抗化される。
【0128】
次に、ゲート電極3a上に、下地絶縁膜12と同様に、図1の膜形成装置を用いて、第1層間絶縁膜41を形成する。これにより、第1層間絶縁膜41は、耐クラック性に優れた膜として形成される。なお、第1層間絶縁膜41の膜厚は、例えば約500〜2000nm程度とする。
【0129】
次に、第1層間絶縁膜41に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール83及びコンタクトホール881を開孔する。この際、前者は半導体層1aの高濃度ドレイン領域1eに通ずるように、後者は中継電極719へ通ずるように、それぞれ形成される。
【0130】
次に、第1層間絶縁膜41上に、Pt等の金属膜やポリシリコン膜を、減圧CVDやスパッタリングにより、100〜500nm程度の膜厚に成膜して、所定パターンをもつ下部電極71の金属膜を形成する。この場合の金属膜の成膜は、コンタクトホール83及びコンタクトホール881の両者が埋められるように行われ、これにより、高濃度ドレイン領域1e及び中継電極719と下部電極71との電気的接続が図られる。
【0131】
次いで、下部電極71上に、誘電体膜75の膜を形成する。この誘電体膜75は、絶縁膜2の場合と同様に、一般にTFTゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜75aは前述の熱酸化、或いはCVD法等によって形成され、その後に、窒化シリコン膜75bが減圧CVD法等によって形成される。この誘電体膜75は、薄くする程、蓄積容量70は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚50nm以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜75上に、ポリシリコン膜やAL(アルミニウム)等の金属膜を、減圧CVD又はスパッタリングにより、約100〜500nm程度の膜厚に成膜して、容量電極300の金属膜を形成する。
【0132】
次に、下部電極71、誘電体膜75及び容量電極300の膜を一挙にパターニングして、下部電極71、誘電体膜75及び容量電極300を形成して、蓄積容量70を完成させる。
【0133】
次に、下地絶縁膜12と同様に、図1の膜形成装置を用いて、第2層間絶縁膜42を形成する。この第2層間絶縁膜42の膜厚は、例えば約500〜1500nm程度とする。次に、第2層間絶縁膜42に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール81、801及び882を開孔する。この際、コンタクトホール81は半導体層1aの高濃度ソース領域1dに通ずるように、コンタクトホール801は容量電極300へ通ずるように、また、コンタクトホール882は中継電極719に通ずるように、それぞれ形成される。
【0134】
次に、第2層間絶縁膜42上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約100〜500nm程度の厚さ、好ましくは約300nmに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線6aを形成する。この際、当該パターニング時においては、シールド層用中継層6a1及び第2中継層6a2もまた同時に形成される。シールド層用中継層6a1は、コンタクトホール801を覆うように形成されるとともに、第2中継層6a2は、コンタクトホール882を覆うように形成されることになる。
【0135】
次に、これらの上層の全面にプラズマCVD法等によって窒化チタンからなる膜を形成した後、これがデータ線6a上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層6a1及び第2中継層6a2上にも残存するように形成してよいし、場合によってはTFT基板10の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【0136】
次に、データ線6a等の上を覆うように、第3層間絶縁膜43を形成する。この第3層間絶縁膜43の膜厚は、例えば約500〜3500nm程度とする。次に、図1に示すように、第3層間絶縁膜43を例えばCMPを用いて平坦化する。
【0137】
次に、第3層間絶縁膜43に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール803及び804を開孔する。この際、コンタクトホール803は前記のシールド層用中継層6a1に通ずるように、また、コンタクトホール804は第2中継層6a2に通ずるように、それぞれ形成されることになる。
【0138】
次に、第3層間絶縁膜43の上には、スパッタリング法、或いはプラズマCVD法等により、シールド層400の金属膜を形成する。ここでまず、第3層間絶縁膜43の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極9aを構成するITOと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、2層構造を有するシールド層400が形成される。なお、この際、シールド層400とともに、第3中継電極402もまた形成される。
【0139】
次に、第4層間絶縁膜44を形成する。この第4層間絶縁膜44の膜厚は、例えば約500〜1500nm程度とする。次に、図1に示すように、第4層間絶縁膜44を例えばCMPを用いて平坦化する。次いで、第4層間絶縁膜44に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール89を開孔する。この際、コンタクトホール89は前記の第3中継電極402に通ずるように形成されることになる。
【0140】
次に、第4層間絶縁膜44上に、スパッタ処理等により、ITO膜等の透明導電性膜を、約50〜200nmの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極9aを形成する。
【0141】
なお、当該電気光学装置を、反射型として用いる場合には、AL等の反射率の高い不透明な材料によって画素電極9aを形成してもよい。次に、画素電極9aの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜16が形成される。
【0142】
一方、対向基板20については、ガラス基板等がまず用意され、額縁としての遮光膜53が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜53は、導電性である必要はなく、Cr、Ni、AL等の金属材料のほか、カーボンやTiをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【0143】
次に、対向基板20の全面にスパッタ処理等により、ITO等の透明導電性膜を、約50〜200nmの厚さに堆積することにより、対向電極21を形成する。さらに、対向電極21の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜22が形成される。
【0144】
最後に、図2及び図3に示すように、各層が形成されたTFT基板10と対向基板20とは、例えば対向基板20の4辺に沿ってシール材52を形成すると共に、シール材52の4隅に上下導通材106を形成して、配向膜16及び22が対面するようにシール材52により貼り合わされる。これにより、上下導通材106は下端においてTFT基板10の上下導通端子107に接触し、上端において対向基板20の対向電極21に接触する。
【0145】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層50が形成される。
【0146】
このように、本実施の形態においては、絶縁膜を形成する場合において、膜堆積後の冷却速度を低速化し、保持温度を室温に近づけ、更に、成膜した膜のアニール時の挿入温度を保持温度に一致させることによって、耐クラック性に優れた膜を形成している。
【0147】
図9は上述した製造方法によって製造した下地絶縁膜12のストレスと、減圧CVD装置において一般的な温度制御を実施して成膜した下地絶縁膜とのストレスの相違を示している。一般的な温度制御においては、膜堆積後の冷却速度は、加熱速度に一致しており、例えば、5°C/分である。この温度制御下でのストレスに比べて、冷却速度を2°C/分にした場合のストレスが十分に低下していることが分かる。
【0148】
また、図10は、図5の下地絶縁膜12、第1及び第2層間絶縁膜41,42を上述した製造方法によって製造した場合のTFT基板10と、減圧CVD装置において一般的な温度制御を実施して下地絶縁膜、第1及び第2層間絶縁膜を成膜した場合のTFT基板とについて、クラック発生率の変化を示したものである。一般的な温度制御においては、膜堆積後の冷却速度は、加熱速度に一致しており、例えば、5°C/分である。この温度制御下でのクラック発生率に比べて、冷却速度を低下させることによって、クラック発生率が次第に小さくなることが分かる。更に、クラック発生率は、2°C/分にした場合において、急激に低下していることが分かる。
【0149】
なお、図9及び図10は、アニール時の温度制御も同様に行った場合の特性を示している。
【0150】
このように、本実施の形態を採用することによって、低ストレスの膜形成が可能であると共に、クラック発生率を著しく低下させることができることが分かる。
【0151】
なお、図1においては、炉111が膜堆積用の炉で、炉112が膜堆積後の基板のアニール用の炉であるものとして説明したが、炉111,112がいずれも膜堆積用の炉で、図示しない3つの目の炉において基板のアニールを行う場合にも、同様に適用可能である。即ち、膜堆積用の炉については、膜堆積後の炉の冷却速度を加熱速度よりも遅い冷却速度に設定すると共に、保持温度を室温に近い温度に設定する。また、膜堆積用の炉から取り出された基板が搬入される炉については、挿入温度(基板が搬入される炉が膜堆積用の炉である場合には待機温度)を保持温度に一致させるか又は室温に近い温度に設定するのである。このように、本実施の形態は、膜堆積が連続的に行われる場合にも、適用することができる。
【0152】
更に、上記実施の形態おいては、電気光学装置用の基板の絶縁膜の形成の例について説明したが、半導体基板等の絶縁膜形成にも適用可能であることは明らかである。
【0153】
図11は本発明の第2の実施の形態を示す説明図である。図11において図1と同一の構成要素には同一符号を付して説明を省略する。
【0154】
本実施の形態は、炉111,112が配置される室内の温度を調整可能にした点が第1の実施の形態と異なる。炉111,112は、成膜室141内に配置されている。成膜室141には、ヒーター142が設けられている。ヒーター142は、成膜室141内の温度を所望の温度に設定することができるようになっている。
【0155】
なお、炉温度制御部121’,133’は、炉温度制御部121,133と同様の構成でる。炉温度制御部121’,133’は、夫々保持温度及び挿入温度を炉温度制御部121,133の設定と同一の温度にしてもよく、また、後述する搬送期間における室温の上昇に応じた温度だけ炉温度制御部121,133の設定よりも低い温度にしてもよい。
【0156】
このように構成された実施の形態の動作について図12を参照して説明する。図12は横軸に時間をとり縦軸に温度をとって、炉111,112の温度の変化を特性T1,T2によって示している。また、特性T3は、成膜室141内の温度の変化を示している。成膜室141の室温は、ヒーター142によって制御されている。
【0157】
図12に示すように、炉111からボート120を取り出す搬送期間においては、室温を十分に高い温度に設定している。これにより、膜が堆積された基板が炉111から取り出されるときには、保持温度と室温との差が比較的小さいので、熱衝撃が十分に抑制される。
【0158】
また、炉111によって成膜された基板を、炉112に挿入する場合には、室温が十分に高く設定されているので、挿入温度と室温との差が比較的小さく、基板に対する熱衝撃は十分に抑制される。
【0159】
このように本実施の形態においては、基板を炉111から取り出す場合及び基板を炉に挿入する場合において、室温と炉内の温度との差が比較的小さいので、熱衝撃を十分に抑制することができ、ストレスを低減して、クラックの発生を抑制することができる。
【0160】
なお、室温を十分に高くすることによって、保持温度及び挿入温度を比較的高い温度に設定することができ、成膜時の冷却期間及びアニール時の加熱期間を短縮することも可能である。保持温度、挿入温度及び室内の温度は、適宜設定可能である。
【0161】
(電子機器)
次に、以上詳細に説明した液晶装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図13は、投射型カラー表示装置の説明図である。
【0162】
図13において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ1100は、駆動回路がTFTアレイ基板上に搭載された液晶装置を含む液晶モジュールを3個用意し、それぞれRGB用のライトパルブ100R、100G及び100Bとして用いたプロジェクタとして構成されている。液晶プロジェクタ1100では、メタルハライドランプ等の白色光源のランプユニット1102から投射光が発せられると、3枚のミラー1106及び2枚のダイクロックミラー1108によって、RGBの三原色に対応する光成分R、G及びBに分けられ、各色に対応するライトバルブ100R、100G及び100Bにそれぞれ導かれる。この際特に、B光は、長い光路による光損失を防ぐために、入射レンズ1122、リレーレンズ1123及び出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G及び100Bによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム1112により再度合成された後、投射レンズ1114を介してスクリーン1120にカラー画像として投射される。
【0163】
なお、本発明の電気光学装置は、パッシブマトリクス型の液晶表示パネルだけでなく、アクティブマトリクス型の液晶パネル(例えば、TFT(薄膜トランジスタ)やTFD(薄膜ダイオード)をスイッチング素子として備えた液晶表示パネル)にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置(Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等)、DPL(Digital Light Processing)(別名DMD:Digital Micromirror Device)等の各種の電気光学装置においても本発明を同様に適用することが可能である。
【0164】
また、本発明は、半導体基板に素子を形成する表示用デバイス、例えばLCOS(Liquid Crystal On Silicon)等にも適用可能である。
【0165】
LCOSでは素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【図面の簡単な説明】
【0166】
【図1】本発明の第1の実施の形態に係る膜形成装置を示す説明図。
【図2】本実施の形態において製造する電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図3】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図2のH−H'線の位置で切断して示す断面図。
【図4】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図5】液晶装置の画素構造を詳細に示す断面図。
【図6】図1中の炉111,112の構成を示す斜視図。
【図7】横軸に時間縦軸に温度をとって、炉111の温度制御を説明するためのグラフ。
【図8】横軸に時間縦軸に温度をとって、炉112の温度制御を説明するためのグラフ。
【図9】実施の形態の効果を説明するためのグラフ。
【図10】実施の形態の効果を説明するためのグラフ。
【図11】本発明の第2の実施の形態を示す説明図。
【図12】第2の実施の形態の動作を説明するためのグラフ。
【図13】投射型カラー表示装置の説明図。
【符号の説明】
【0167】
111,112…炉、113…搬送系、116…基板、120,131…ボート、121,133…炉温度制御部。




 

 


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