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電子基板の製造方法、電子基板および電子機器 - セイコーエプソン株式会社
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発明の名称 電子基板の製造方法、電子基板および電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−19071(P2007−19071A)
公開日 平成19年1月25日(2007.1.25)
出願番号 特願2005−196094(P2005−196094)
出願日 平成17年7月5日(2005.7.5)
代理人 【識別番号】100107836
【弁理士】
【氏名又は名称】西 和哉
発明者 橋元 伸晃
要約 課題
トロイダルインダクタ40を簡単に製造することが可能な半導体チップ1の製造方法を提供する。

解決手段
半導体チップ1上に第1配線12を形成する工程と、その第1配線12を覆うように応力緩和層30を形成する工程と、その応力緩和層30に貫通孔33,34を穿設して第1配線12の端部を露出させる工程と、その第1配線12の端部から貫通孔33,34を通り応力緩和層30の表面にかけて第2配線22を形成することにより、第1配線12および第2配線22を巻き線とし応力緩和層30をコア42とするトロイダルインダクタ40を形成する工程と、を有する。
特許請求の範囲
【請求項1】
電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板の製造方法であって、
前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする電子基板の製造方法。
【請求項2】
前記電子基板の表面に応力緩和層を形成する工程において、前記コアを形成することを特徴とする請求項1に記載の電子基板の製造方法。
【請求項3】
前記電子基板上に第1配線を形成する工程と、
前記第1配線を覆うように応力緩和層を形成する工程と、
前記応力緩和層に貫通孔を穿設し、前記第1配線の端部を露出させる工程と、
前記第1配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて第2配線を形成し、前記第1配線および前記第2配線により前記巻き線を形成する工程と、
を有することを特徴とする請求項1または請求項2に記載の電子基板の製造方法。
【請求項4】
前記巻き線の内側に配置された前記コアの全部または一部を除去する工程を有することを特徴とする請求項1ないし請求項3のいずれかに記載の電子基板の製造方法。
【請求項5】
前記巻き線の内側に配置された前記コアの全部または一部に、前記応力緩和層より透磁率の高い物質を形成する工程を有することを特徴とする請求項1ないし請求項3のいずれかに記載の電子基板の製造方法。
【請求項6】
前記巻き線の一部をトリミングして、前記インダクタの特性調整を行う工程を有することを特徴とする請求項1ないし請求項5のいずれかに記載の電子基板の製造方法。
【請求項7】
請求項1ないし請求項6に記載の電子基板の製造方法を使用して製造したことを特徴とする電子基板。
【請求項8】
電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板であって、
前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする電子基板。
【請求項9】
前記コアは、前記電子基板の表面に形成された応力緩和層と同じ材料で構成されていることを特徴とする請求項8に記載の電子基板。
【請求項10】
前記電子基板上に形成された第1配線と、
前記第1配線を覆うように形成された応力緩和層と、
前記応力緩和層に形成され、前記第1配線の端部を露出させる貫通孔と、
前記第1配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて形成され、前記第1配線とともに前記巻き線を形成する第2配線と、
を有することを特徴とする請求項8または請求項9に記載の電子基板。
【請求項11】
前記巻き線の間のスペースは、略一定幅に形成されていることを特徴とする請求項8ないし請求項10のいずれかに記載の電子基板。
【請求項12】
前記巻き線の内側の全部または一部に、空間が形成されていることを特徴とする請求項8ないし請求項11のいずれかに記載の電子基板。
【請求項13】
前記コアは、アモルファス金属または金属ガラスを含んでいることを特徴とする請求項8ないし請求項12のいずれかに記載の電子基板。
【請求項14】
前記電子回路と前記インダクタとの間に、導電層が形成されていることを特徴とする請求項8ないし請求項13のいずれかに記載の電子基板。
【請求項15】
請求項7ないし請求項14のいずれかに記載の電子基板を備えたことを特徴とする電子機器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、電子基板の製造方法、電子基板および電子機器に関するものである。
【背景技術】
【0002】
携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された半導体チップ(電子基板)が搭載されている。この半導体チップは、抵抗やインダクタ、キャパシタ等の受動素子とともに利用される場合がある。そこで、半導体チップ上にスパイラルインダクタを形成する技術が提案されている(例えば、特許文献1または特許文献2参照)。スパイラルインダクタは、能動面上に渦巻き状の巻き線が形成されたものである。
【特許文献1】特開2002−164468号公報
【特許文献2】特開2003−347410号公報
【非特許文献1】Ermolov et al,「Microreplicated RF Toroidal Inductor」,IEEE Transactions on Microwave Theory and Techniques,Vol.52,No.1,January 2004,p29-36
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、スパイラルインダクタでは、半導体チップを構成するシリコンとの磁束の干渉により漏れ電流が発生するため、Q値(インダクタンスと抵抗値との比)の向上に限界がある。
【0004】
この問題を解決するため、半導体チップ上にトロイダルインダクタを形成する技術が提案されている(例えば、非特許文献1参照)。トロイダルインダクタは、能動面と平行に配置されたリング状のコアの周りに、らせん状の巻き線が形成されたものである。しかしながら、この技術では、MEMS(Micro Electro Mechanical Systems)技術や転写技術を用いてトロイダルインダクタを形成するので、金型等を使用した特別な工程が必要になるという問題がある。
【0005】
本発明は、上記課題を解決するためになされたものであって、インダクタを簡単に製造することが可能であり、またインダクタのQ値を確保することが可能な、電子基板の形成方法および電子基板の提供を目的とする。また、低コストで電気特性に優れた電子機器の提供を目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するため、本発明に係る電子基板の製造方法は、電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板の製造方法であって、前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする。
また前記電子基板の表面に応力緩和層を形成する工程において、前記コアを形成することが望ましい。
また、前記電子基板上に第1配線を形成する工程と、前記第1配線を覆うように応力緩和層を形成する工程と、前記応力緩和層に貫通孔を穿設し、前記第1配線の端部を露出させる工程と、前記第1配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて第2配線を形成し、前記第1配線および前記第2配線により前記巻き線を形成する工程と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
【0007】
また、前記巻き線の内側に配置された前記コアの全部または一部を除去する工程を有することが望ましい。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのQ値を向上させることができる。
また、前記巻き線の内側に配置された前記コアの全部または一部に、前記応力緩和層より透磁率の高い物質を形成する工程を有することが望ましい。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのQ値を向上させることができる。
【0008】
また、前記巻き線の一部をトリミングして、前記インダクタの特性調整を行う工程を有することが望ましい。
この構成によれば、所望の特性を備えたインダクタを形成することができる。
【0009】
一方、本発明に係る電子基板は、上述した電子基板の製造方法を使用して製造したことを特徴とする。
この構成によれば、低コストで高Q値のインダクタが形成された電子基板を提供することができる。
【0010】
また、電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板であって、前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする。
また前記コアは、前記電子基板の表面に形成された応力緩和層と同じ材料で構成されていることが望ましい。
また、前記電子基板上に形成された第1配線と、前記第1配線を覆うように形成された応力緩和層と、前記応力緩和層に形成され、前記第1配線の端部を露出させる貫通孔と、前記第1配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて形成され、前記第1配線とともに前記巻き線を形成する第2配線と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
【0011】
また前記巻き線の間のスペースは、略一定幅に形成されていることが望ましい。
この構成によれば、巻き線のL/S(Line and Space)の比率が大きくなり、配線抵抗を低減することができる。
【0012】
また前記巻き線の内側の全部または一部に、空間が形成されていることが望ましい。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのQ値を向上させることができる。
【0013】
また前記コアは、アモルファス金属または金属ガラスを含んでいることが望ましい。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのQ値を向上させることができる。
【0014】
また前記電子回路と前記インダクタとの間に、導電層が形成されていることが望ましい。
この構成によれば、電磁シールド効果により、インダクタの磁界が電子回路に及ぼす影響(カップリング)を低減することができる。
【0015】
一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、低コストで高Q値のインダクタが形成された電子基板を備えているので、低コストで電気特性に優れた電子機器を提供することができる。
【発明を実施するための最良の形態】
【0016】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
(第1実施形態)
第1実施形態に係る半導体チップ(電子基板)は、再配置配線および応力緩和層の形成工程を利用してトロイダルインダクタを形成したものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。以下、電子基板としては、半導体チップ(特に能動素子形成面側)に形成されたトロイダルインダクタを例にして説明するが、電子基板としては、半導体チップの能動素子形成面とは逆側、あるいは半導体素子の形成されていないシリコン基板、ガラス基板、石英基板、水晶基板など少なくとも表面絶縁性の基板であればなにを使用しても構わない。
【0017】
(再配置配線)
図1は再配置配線の説明図であり、図1(a)は半導体チップの平面図であり、図1(b)は図1(a)のB−B線における側面断面図である。図1(b)に示すように、電子回路が形成された半導体チップ1の表面には、電子回路を保護するためのパッシベーション膜8が形成されている。また半導体チップ1の表面には、電子回路を外部に電気的接続するための接続端子62が形成されている。その接続端子62の表面には、パッシベーション膜8の開口部が形成されている。
【0018】
図1(a)に示すように、半導体チップ1の周縁部に沿って、複数の接続端子62が整列配置されている。近年の半導体チップ1の小型化により、隣接する接続端子62間のピッチは非常に狭くなっている。この半導体チップ1を相手側基板に実装すると、隣接する接続端子62間に短絡が発生するおそれがある。そこで接続端子62間のピッチを広げるため、接続端子62の再配置配線64が形成されている。
【0019】
具体的には、半導体チップ1の表面中央部に、複数のパッド63がマトリクス状に配列形成されている。そのパッド63に対して、接続端子62から引き出された再配置配線64が接続されている。これにより、狭ピッチの接続端子62が中央部に引き出されて広ピッチ化されている。このような半導体チップ1の形成には、ウェハの状態において一括して再配置配線および樹脂封止を行なってから個々の半導体チップ1に分離する、W−CSP(Wafer level Chip Scale Package)技術が利用されている。
【0020】
このW−CSP技術を用いて半導体チップ1を形成する場合には、半導体チップ1を実装する相手側基板と半導体チップ1との熱膨張係数の差によって生ずる応力を緩和する必要がある。そこで図1(b)に示すように、感光性ポリイミドやBCB(ベンゾシクロブテン)、フェノールノボラック樹脂等の感光性樹脂からなる応力緩和層30が、半導体チップ1の表面中央部に形成されている。そして、その応力緩和層30の表面に、上述したパッド63が形成されている。
【0021】
パッド63の表面にはバンプ78が形成されている。このバンプ78は、例えばハンダバンプであり、印刷法等によって形成されている。そしてこのバンプ78が、相手側基板の接続端子に対して、リフローやFCB(Flip Chip Bonding)等により実装される。なお異方導電性フィルム等を介して、半導体チップ1のパッド63を相手側基板の接続端子に実装することも可能である。
【0022】
(トロイダルインダクタを備えた電子基板)
図2は第1実施形態に係る半導体チップであり、図2(a)は平面図であり、図2(b)は図2(a)のC−C線における側面断面図である。第1実施形態に係る半導体チップ(電子基板)1は、応力緩和層30によりリング状のコア42が形成され、応力緩和層30の両面に配置された第1配線12および第2配線22によりらせん状の巻き線が形成されてなるトロイダルインダクタ40を備えたものである。
【0023】
図2(b)に示すように、パッシベーション膜8の表面に第1配線12が形成されている。この第1配線12は、銅(Cu)、金(Au)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等の導電性材料で形成されている。なおトロイダルインダクタの巻き線として必要な抵抗レンジや耐許容電流値等の特性に応じて、第1配線12の構成材料を適宜選択することができる。なお後述する電解メッキ法により第1配線12を形成する場合には、第1配線12は下地層の表面に形成されるが、図2(b)では下地層の記載を省略している。
【0024】
図2(a)に示すように、第1配線12は略台形状にパターニングされ、複数の第1配線12が同一円周上に放射状に配置されている。なお隣接する第1配線12間のスペースは、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。これにより、第1配線12のL/S(Line and Space)の比率が大きくなり、配線抵抗を低減することができる。そして一つの第1配線12が、連結配線12aを介して、接続端子11に連結されている。
【0025】
図2(b)に示すように、第1配線12を覆うように応力緩和層30が形成されている。その応力緩和層30には、内側貫通孔(ビア)33および外側貫通孔34が形成されている。
図2(a)に示すように、内側貫通孔33は第1配線12の内側端部が露出するように穿設され、複数の内側貫通孔33が同一円周上に配置されている。また外側貫通孔34は第1配線12の外側端部が露出するように穿設され、複数の外側貫通孔34が同一円周上に配置されている。なお内側貫通孔33および外側貫通孔34の開口形状は、扇型や長方形、長円形、楕円形等に形成すればよい。また複数の内側貫通孔33および/または複数の外側貫通孔34がそれぞれ連結された溝を形成してもよい。
【0026】
図2(b)に示すように、応力緩和層30の表面に第2配線22が形成されている。この第2配線22も、第1配線12と同様の導電性材料で形成されている。なお第2配線22は、内側貫通孔33および外側貫通孔34の内部にも充填され、第1配線12に連結されている。
図2(a)に示すように、第2配線22は、隣接する第1配線12のうち、一方の第1配線12上に形成された応力緩和層30の内側貫通孔33と、他方の第1配線12上に形成された応力緩和層30の外側貫通孔34とを結ぶようにパターニングされている。なお第1配線12と同様に、隣接する第2配線22間のスペースも、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。そして一つの第2配線22が、連結配線22aを介して、他の接続端子21に連結されている。
【0027】
このように、第1配線12および第2配線22が順次連結されて、らせん状の巻き線が形成されている。また巻き線の内側の応力緩和層30により、リング状のコア42が構成されている。この巻き線およびコア42により、トロイダルインダクタ40が構成されている。
なおコア42を構成する応力緩和層30を構成する樹脂材料に、アモルファス金属や金属ガラス等の高透磁率物質を分散させてもよい。その応力緩和層30でコア42を構成することにより、磁束密度を向上させることが可能になり、トロイダルインダクタ40のL値(インダクタンス)およびQ値を向上させることができる。もしくは、例えばスパッタ工程やメッキ工程などの別工程でパーロマイ合金やアモルファス金属や金属ガラス等の高透磁率物質のコア42を構成する材料を設けて、それをトロイダルインダクタ40のコア42として用いても良い。こうすることで、トロイダルインダクタ40のL値(インダクタンス)およびQ値を著しく向上させることができる。
【0028】
図2に示すトロイダルインダクタ40は、半導体チップの電子回路の接続端子11,21に連結されて、電子回路の一部を構成している。
図3は、第1実施形態の第1変形例の平面図である。この第1変形例では、一つの第2配線22が連結配線22aを介してパッド26に連結されている。そのパッド26の表面にはバンプ28が形成され、相手側基板に実装しうるようになっている。したがって、この第1変形例によれば、半導体チップの電子回路と相手側基板との間にトロイダルインダクタ40を配置することができる。
【0029】
図4は、第1実施形態の第2変形例の側面断面図である。この第2変形例では、パッシベーション膜8の裏側の略全面に導電層(シールド層)7が形成されている。この導電層7は、電子回路の形成プロセスを利用してAl等により形成することが可能である。この導電層7を接地または一定電位に保持すれば、電磁シールド効果により、トロイダルインダクタ40の磁界が半導体チップ1の能動素子を含む電子回路に及ぼす影響(カップリング)を低減することができる。なお導電層7は、トロイダルインダクタ40と電子回路との間であれば、いかなる位置に形成してもよい。また導電層7は、半導体チップの略全面に形成されていなくても、少なくともトロイダルインダクタの形成領域に形成されていればよい。さらにまた、トロイダルインダクタ形成層と同一平面上、もしくは更に絶縁層や誘電層と導電層をトロイダルインダクタ形成層の上層もしくは下層に設け、他の受動部品(インダクタ、キャパシタ、レジスタ)を集積するようにしても良い。こうすることで、さらに部品の集積度を向上することができる。
【0030】
(電子基板の製造方法)
次に、上述した半導体チップの製造方法につき、図5および図6を用いて説明する。
図5および図6は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図5(a)に示すように、電子回路が形成された半導体チップの表面に、電子回路を保護するためのパッシベーション膜8と、電子回路を外部に電気的接続するための接続端子11とが形成され、接続端子11の表面にパッシベーション膜8の開口部が形成された状態から説明する。
【0031】
まず図5(a)に示すように、半導体チップ1の表面全体に下地膜14を形成する。この下地膜14は、下層のバリア層と上層のシード層とで構成される。シード層は、第1配線を電解メッキ法で形成する際の電極として機能するものであり、Cu等により厚さ数100nm程度に形成する。バリア層は、Al等からなる接続端子へのCuの拡散を防止するものであり、TiWやTiN等により厚さ100nm程度に形成する。これらの各層は、真空蒸着やスパッタリング、イオンプレーティング等のPVD(Physical Vapor Deposition)法、またはIMP(イオンメタルプラズマ)法を用いて形成することが可能である。
【0032】
次に図5(b)に示すように、下地膜14の表面にレジスト90を塗布し、フォトリソグラフィを行って、第1配線および連結配線(以下「第1配線等」という。)の形成領域にレジスト90の開口部を形成する。
次に図5(c)に示すように、下地膜14のシード層を電極として電解Cuメッキを行い、レジスト90の開口部にCuを埋め込んで、第1配線12等を形成する。
【0033】
次に図5(d)に示すように、レジストを剥離する。
次に図5(e)に示すように、第1配線12等をマスクとして、下地膜14をエッチングする。このエッチングには、反応性イオンエッチング(RIE;Reactive Ion Etching)等を利用することが可能である。なお第1配線12等および下地膜14のシード層は共にCuで構成されているが、第1配線12等は下地膜14のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。
【0034】
次に図6(a)に示すように、第1配線12を覆うように応力緩和層30を形成する。応力緩和層30は、印刷法やフォトリソグラフィを用いて半導体チップ1の表面中央部に形成する。その応力緩和層30には、上述した内側貫通孔33および外側貫通孔34を形成する。なお応力緩和層30を構成する誘電体材料として、感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層30をパターニングすることができる。
【0035】
次に図6(b)に示すように、応力緩和層30の表面から内側貫通孔33および外側貫通孔34の内部にかけて、第2配線22およびその下地層24を形成する。その具体的な方法は、上述した第1配線12およびその下地膜14の形成方法と同様である。また応力緩和層30の表面に形成された第2配線22をレーザ等でトリミングすることにより、インダクタ特性のチューニングを行うことも可能である。
【0036】
上述した第2配線22は、図1に示す再配置配線64の形成工程において、再配置配線64と同時に形成することができる。すなわち、トロイダルインダクタの巻き線となる第2配線を、メッキやフォトリソグラフィ等を利用して正確に形成することが可能になる。よって、所望の特性を備えたトロイダルインダクタを形成することができる。
【0037】
以上に詳述したように、本実施形態に係る半導体チップは、応力緩和層でコアを形成し、再配置配線と同時に巻き線を形成して、トロイダルインダクタを形成する構成とした。この構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、トロイダルインダクタを簡単かつ低コストで形成することができる。
なおスパイラルインダクタと比べて、トロイダルインダクタでは、半導体チップとの磁束の干渉による漏れ電流が発生しにくく、高Q値を確保することができる。
【0038】
(第2実施形態)
図7(a)は、第2実施形態に係る半導体チップであり、図7(a)は平面図であり、図7(b)は図7(a)のD−D線における側面断面図である。第2実施形態では、コア42が応力緩和層から独立して形成されている点で、コアを応力緩和層で形成した第1実施形態とは異なっている。なお第1実施形態と同様の構成となる部分については、その説明を省略する。
【0039】
図7(a)に示すように、第2実施形態でも、第1配線12が略台形状にパターニングされ、複数の第1配線12が同一円周上に放射状に配置されている。
その第1配線12の中央部を覆うように、熱可塑性樹脂材料等からなるコア42が形成されている。このコア42は、ドーナツをその中心軸と垂直に半割りした形状とされ、図7(b)に示すように、コア42の断面は略半円形状とされている。その具体的な形成方法として、まず半導体チップ1上に熱可塑性樹脂材料を塗布し、次に転写型を加熱しつつ押圧して、コア42を成型する方法を採用することが可能である。
【0040】
図7(b)に示すように、コア42の表面に第2配線22が形成されている。図7(a)に示すように、第2配線22は、隣接する第1配線12のうち、一方の第1配線12の内側端部と、他方の第1配線12の外側端部とを連結するようにパターニングされている。このように、第1配線12および第2配線22が順次連結されて、コア42の周囲に巻き線が形成され、トロイダルインダクタ40が構成されている。
【0041】
なおコア42を構成する樹脂材料に、アモルファス金属や金属ガラス等の高透磁率物質を分散させてもよい。第2実施形態では、応力緩和層から独立してコア42を設けているので、コア42を構成する樹脂材料のみに高透磁率物質を分散させることができる。これにより、コア42の磁束密度を向上させることが可能になり、トロイダルインダクタ40のL値(インダクタンス)およびQ値を向上させることができる。もしくは、例えばスパッタ工程やメッキ工程などの別工程でパーロマイ合金やアモルファス金属や金属ガラス等の高透磁率物質のコア42を構成する材料を設けて、それをトロイダルインダクタ40のコア42として用いても良い。こうすることで、トロイダルインダクタ40のL値(インダクタンス)およびQ値を著しく向上させることができる。
【0042】
図8は、第2実施形態の変形例の説明図である。この変形例では、いったん形成したコア42の全部または一部が除去されて、巻き線の内側の全部または一部に空間が形成されている。この空間は、コア42の全周にわたって形成することが望ましい。コア42を除去する方法として、半導体チップを溶剤に浸漬してコア42を溶解する方法や、Oプラズマによりコア42を等方性ドライエッチングする方法等を採用することが可能である。
この構成によれば、コア42における磁束線の乱れを減少させて透磁率を向上させることが可能になり、トロイダルインダクタのL値(インダクタンス)およびQ値を向上させることができる。
【0043】
(電子機器)
次に、上述した半導体チップ(電子基板)を備えた電子機器の例につき、図9を用いて説明する。
図9は、携帯電話の斜視図である。上述した半導体チップは、携帯電話300の筐体内部に配置されている。
【0044】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)およびエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【0045】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【0046】
例えば、上記各実施形態では半導体チップの表面にトロイダルインダクタを形成したが、半導体チップの裏面にトロイダルインダクタを形成して、貫通電極により表面との導通を確保してもよい。また上記各実施形態では、電子回路が形成された半導体チップにトロイダルインダクタを形成したが、絶縁材料からなる電子基板にトロイダルインダクタを形成してもよい。また上記各実施形態では、リング状のコアの周囲にらせん状の巻き線が配置されたトロイダルインダクタを形成したが、棒状のコアの周囲にらせん状の巻き線が配置されたインダクタを形成してもよい。ただし、リング状のコアを備えたトロイダルインダクタは、磁束が閉ループを構成するため、棒状のコアを備えたインダクタに比べて効率がよい。また上記各実施形態では、電解メッキ法により第1配線および第2配線を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。
【図面の簡単な説明】
【0047】
【図1】再配置配線の説明図である。
【図2】第1実施形態に係る半導体チップである。
【図3】第1実施形態の第1変形例に係る半導体チップの平面図である。
【図4】第1実施形態の第2変形例に係る半導体チップの側面断面図である。
【図5】第1実施形態に係る半導体チップの製造方法の工程図である。
【図6】第1実施形態に係る半導体チップの製造方法の工程図である。
【図7】第2実施形態に係る半導体チップである。
【図8】第2実施形態の変形例に係る半導体チップの側面断面図である。
【図9】携帯電話の斜視図である。
【符号の説明】
【0048】
1‥半導体チップ 12‥第1配線 22‥第2配線 30‥応力緩和層 33,34‥貫通孔 40‥トロイダルインダクタ 42‥コア




 

 


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