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強誘電体メモリ素子及びその製造方法 - セイコーエプソン株式会社
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発明の名称 強誘電体メモリ素子及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13206(P2007−13206A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2006−249337(P2006−249337)
出願日 平成18年9月14日(2006.9.14)
代理人 【識別番号】100090387
【弁理士】
【氏名又は名称】布施 行夫
発明者 下田 達也 / 西川 尚男
要約 課題
精密な加工が可能な強誘電体メモリ素子及びその製造方法を提供する。

解決手段
第1電極32、強誘電体膜34及び第2電極36の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域324と、第1の領域324に比較してキャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第2の領域326と、を形成する。複数の第1の領域324間に隔壁部材328を設け、第2の領域326を、隔壁部材328に形成する。第2の領域326は、第1の領域324よりも上方に形成する。キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、第1の領域324に該部材を選択的に形成する。
特許請求の範囲
【請求項1】
第1電極、強誘電体膜及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第2の領域と、を形成する工程と、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程と、
を具備し、
前記第2の領域を、前記第1の領域よりも上方に形成する強誘電体メモリ素子の製造方法。
【請求項2】
請求項1記載の強誘電体メモリ素子の製造方法において、
複数の前記第1の領域間に隔壁部材を設け、
前記第2の領域を、前記隔壁部材に形成する強誘電体メモリ素子の製造方法。
【請求項3】
請求項2記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を基材上に設け、
前記第2の領域を、前記隔壁部材の少なくとも前記基材とは反対側の面に形成する強誘電体メモリ素子の製造方法。
【請求項4】
請求項2記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設ける強誘電体メモリ素子の製造方法。
【請求項5】
請求項2記載の強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含む強誘電体メモリ素子の製造方法。
【請求項6】
請求項1から請求項5のいずれかに記載の方法により製造された強誘電体メモリ素子。
【請求項7】
第1の領域及び第2の領域を有する基材と、
前記第1の領域に形成された第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極と、
を含み、
前記第2の領域の表面は、前記基材の第1の領域の表面より、前記第1電極、強電体膜及び第2電極の少なくとも一部材を形成するための材料が堆積され難い特性を有し、
前記第2の領域は、前記基材の第1の領域の表面より上方に位置する強誘電体メモリ素子。
発明の詳細な説明
【技術分野】
【0001】
本発明は、強誘電体メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリ(FeRAM)は、キャパシタ部分に強誘電体膜を用い、その自発分極によりデータを保持するものである。従来、パターン化したフォトレジストをマスクとし、反応性ガスを利用したドライエッチングによってキャパシタ部分を形成していた。
【0003】
しかし、従来の技術では、キャパシタ部分を構成する材料、特に、電極材料として好適に用いられる白金(Pt)やイリジウム(Ir)は、エッチングに用いられるガスに対しての反応性が低いため、通常、物理的作用を高めたエッチング(スパッタエッチング)によりエッチングを行っている。この場合、エッチングにより生じる二次生成物は気相中に除去されずに、レジストパターンの側壁に再付着してしまう。この再付着物を除去することは非常に困難であり、構造物として残ってしまう。これを回避するための方法の一つとして、レジストを後退させながらエッチングを進行させると、レジストパターンの側壁への二次生成物の再付着が発生しない。しかし、このようなエッチングでは側壁が傾斜したキャパシタ部分となってしまうため、高集積化が困難となる。
【特許文献1】特開平9−223778号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、この問題点を解決するものであり、その目的は、精密な加工が可能な強誘電体メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
(1)本発明に係る強誘電体メモリ素子の製造方法は、第1電極、強誘電体膜及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第2の領域と、を形成する工程と、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程と、
を具備する。本発明によれば、第1の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第2の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成することができる。
(2)この強誘電体メモリ素子の製造方法において、
基材の表面に、前記第1及び第2の領域を形成してもよい。これによれば、基材の表面にキャパシタ部分を構成する少なくとも一部材を選択的に形成することができる。特に、第1電極及び第2電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ微細化しやすい。
(3)この強誘電体メモリ素子の製造方法において、
前記基材に対して、電極材料の成膜を行って、前記基材の前記第1の領域に、前記第1電極を形成し、
前記基材に対して、強誘電体材料の成膜を行って、前記第1電極上に前記強誘電体膜を形成し、
前記基材に対して、電極材料の成膜を行って、前記強誘電体膜上に前記第2電極を形成してもよい。これによれば、基材の表面に第1電極を形成し、その上に強誘電体膜を形成し、その上に第2電極を形成することができ、これら全てが選択的な成膜によって形成される。
(4)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記基材の表面を露出させ、
前記第2の領域では、前記電極材料及び前記強誘電体材料の成膜を行うための材料との親和性が前記基材の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料及び前記強誘電体材料の成膜を行うための材料との親和性を高めることができる。
(5)この強誘電体メモリ素子の製造方法において、
前記第1電極、強誘電体膜及び第2電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(6)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(7)この強誘電体メモリ素子の製造方法において、
基材の表面に前記第1電極を形成し、前記基材及び前記第1電極に対して、強誘電体材料の成膜を行い、
前記成膜された前記強誘電体材料の表面に前記第1の領域及び前記第2の領域を形成し、
成膜された前記強誘電体材料に対して、電極材料の成膜を行って、前記第1の領域に前記第2電極を形成してもよい。これによれば、成膜された前記強誘電体材料の表面に、電極材料を選択的に形成することができる。
(8)この強誘電体メモリ素子の製造方法において、
前記第2電極を形成した後に、成膜された前記強誘電体材料の、前記第2領域の領域外の部分を除去する工程をさらに含んでもよい。
(9)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、成膜された前記強誘電体材料の表面を露出させ、
前記第2の領域では、前記電極材料の成膜を行うための材料との親和性が、成膜された前記強誘電体材料の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
(10)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記基材及び前記第1電極の全面に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(11)この強誘電体メモリ素子の製造方法において、
基材の表面に前記第1電極を形成し、
前記第1電極上に前記強誘電体膜を形成し、
前記強誘電体膜の上面に、前記第1の領域を形成し、
前記強誘電体膜の上面を除いて、前記基材及び前記強誘電体膜の表面に、前記第2の領域を形成し、
前記第1電極及び前記強誘電体膜が形成された前記基材に対して、電極材料の成膜を行って、前記第1の領域に前記第2電極を形成してもよい。これによれば、強誘電体膜の上面に、電極材料を選択的に形成することができる。
(12)この強誘電体メモリ素子の製造方法において、
前記強誘電体膜を形成する工程では、
前記基材及び前記第1電極に対して、エネルギー感応性の強誘電体材料の成膜を行い、
成膜された前記強誘電体材料に対してエネルギーを付与し、前記強誘電体膜となる領域を残して、前記強誘電体材料を除去してもよい。これによれば、強誘電体膜を形成しやすい。
(13)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記強誘電体膜の上面を露出させ、
前記第2の領域では、前記電極材料の成膜を行うための材料との親和性が前記強誘電体膜の第1の領域での露出面より低い表面修飾膜により被覆された表面としてもよい。これによれば、第2の領域で、電極材料の成膜を行うための材料との親和性を低くすることで、相対的に、第1の領域で、電極材料の成膜を行うための材料との親和性を高めることができる。
(14)この強誘電体メモリ素子の製造方法において、
前記第2電極を形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(15)この強誘電体メモリ素子の製造方法において、
前記表面修飾膜を、前記第1電極及び前記強誘電体膜の全面に形成した後、前記第1の領域になるべき領域で選択的に除去して前記第2の領域にのみ選択的に付与してもよい。
(16)この強誘電体メモリ素子の製造方法において、
前記基材にはゲート電極、ソース領域及びドレイン領域を備えた電界効果トランジスタが設けられており、
前記強誘電体メモリ素子は、前記第1の領域が前記ソース領域及びドレイン領域の一方に接続する電極部分に対応する構造であってもよい。
(17)この強誘電体メモリ素子の製造方法において、
前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を気相法により付与し、前記第1の領域に選択的に前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を堆積させて形成してもよい。ここで、気相法とは、堆積させるべき材料を気相にして供給する方法である。
(18)この強誘電体メモリ素子の製造方法において、
前記気相法は化学的気相成長法であり、前記第1の領域で選択堆積プロセスを行ってもよい。
(19)本発明に係る強誘電体メモリ素子の製造方法において、
前記第2の領域を、前記第1の領域よりも上方に形成する。
(20)この強誘電体メモリ素子の製造方法において、
複数の前記第1の領域間に隔壁部材を設け、
前記第2の領域を、前記隔壁部材に形成してもよい。これによれば、第1の領域が隔壁部材で区画されるので、第1電極の側面に強誘電体膜又は第2電極の材料が付着したり、強誘電体膜の側面に第2電極の材料が付着することがない。
(21)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を基材上に設け、
前記第2の領域を、前記隔壁部材の少なくとも前記基材とは反対側の面に形成してもよい。
(22)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を、前記キャパシタ部分の厚み以上の厚みで設けてもよい。これによれば、キャパシタ部分の側面に不要な材料が付着しないようになっている。
(23)この強誘電体メモリ素子の製造方法において、
前記隔壁部材を除去する工程をさらに含んでもよい。
(24)強誘電体メモリ素子の製造方法は、基材に第1電極、強誘電体膜及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、
基材の表面に、前記キャパシタ部分を構成する第1電極、強誘電体膜及び第2電極の少なくとも一部材を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有して前記第1の領域よりも上方に位置する第2の領域と、を形成する工程と、
前記基材に対して、前記キャパシタ部分を構成する少なくとも一部材を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程と、
を具備する。これによれば、基材の表面に第1及び第2の領域が形成される。第1の領域にはキャパシタ部分を構成する少なくとも一部材を選択的に形成することができ、第2の領域にはこれが形成されにくい。こうして、エッチングを行うことなく、第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成することができる。特に、第1電極や第2電極を形成するときに適用すれば、強誘電体膜の劣化の低減がなされ、微細化しやすい。
(25)この強誘電体メモリ素子の製造方法において、
前記第1の領域では、前記基材の表面を露出させ、
前記第2の領域では、前記キャパシタ部分を構成する部材を形成するための材料との親和性が前記基材の第1の領域での露出面の親和性より低い表面修飾膜により被覆された表面としてもよい。
(26)この強誘電体メモリ素子の製造方法において、
前記第1電極、強誘電体膜及び第2電極のうちの少なくとも一つを形成する工程の後に、前記表面修飾膜を除去する工程をさらに含んでもよい。
(27)本発明に係る強誘電体メモリ素子は、上記方法により製造されたものである。
(28)本発明に係る強誘電体メモリ素子は、第1の領域及び第2の領域を有する基材と、
前記第1の領域に形成された第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極と、
を含み、
前記第2の領域の表面は、前記基材の第1の領域の表面より、前記第1電極、強電体膜及び第2電極の少なくとも一部材を形成するための材料が堆積され難い特性を有する。
(29)本発明に係る強誘電体メモリ素子において、
前記第2の領域は、前記基材の第1の領域の表面より上方に位置する。
(30)強誘電体メモリ素子は、基材に形成された第1電極と、
前記第1電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第2電極と、
を含み、
前記基材及び前記第1電極の表面は、前記強誘電体膜における前記第2電極が形成された面より、前記第2電極を形成するための材料が堆積され難い特性を有する。
(31)この強誘電体メモリ素子において、
前記基材には、前記第1電極及び前記第2電極の少なくとも一方に接続されたトランジスタが形成されていてもよい。
【発明を実施するための最良の形態】
【0006】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【0007】
(第1の参考例)
図1A〜図3Bは第1の参考例に係る強誘電体メモリ素子の製造方法を示す図である。強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行複数列で並べることができる。
【0008】
(トランジスタ形成工程)
図1Aに示すように、半導体ウエーハなどからなる基板10に、強誘電体メモリ素子の制御を行うトランジスタ12を形成する。この基板10に、必要に応じてトランジスタのような機能デバイスを設けた構造物が基材に相当する。トランジスタ12は、公知の構成を適用すればよく、薄膜トランジスタ(TFT)であってもよい。MOSFETであれば、トランジスタ12は、ドレイン及びソース14、16と、ゲート電極18とを含む。ゲート電極18は、ワード線44(図4参照)に接続されている。ドレイン及びソースの一方14に接続される電極20は、ビット線42(図4参照)に接続される。ドレイン及びソースの他方16に接続される電極(プラグ)22は、強誘電体メモリ素子のキャパシタ部分の第1電極32(図2A参照)に接続される。なお、各メモリセルは、LOCOS(Local Oxidation of Silicon)17で分離され、トランジスタ12上にはSiO2等からなる層間絶縁膜19が形成されている。
【0009】
(キャパシタ部分の形成工程)
次に、キャパシタ部分の形成を行う。まず、基板10に形成されたトランジスタ12を有する基材の表面特性に選択性を付与する工程を行う。ここで、基材の表面特性に選択性を付与するとは、基材の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。本参考例において、具体的には、基板10に形成された層間絶縁膜19及び電極(プラグ)22が露出した表面に、キャパシタ部分を構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第1の領域24(図1C参照)と、第1の領域24よりもキャパシタ部分を構成する部材を形成するための材料に対して親和性の小さい第2の領域26(図1C参照)と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基材との密着性における選択性により、第1の領域24には、強誘電体メモリ素子のキャパシタ部分が選択的に形成される。すなわち、後続の工程で、キャパシタ部分の第1電極32、第2電極34及び強誘電体膜34の少なくとも一つを例えば化学的気相成長法(CVD)、物理的気相成長法又は液相法を適用して、第1の領域24に選択的な堆積プロセスで形成することができる。この場合であって、例えば基板10の電極(プラグ)22及び層間絶縁膜19の表面が、キャパシタ部分を構成する部材を形成するための材料が堆積され易い性質を有する場合には、第1の領域24では表面を露出させ、第2の領域26では上記材料が堆積されにくい表面修飾膜30(図1C参照)を形成し、キャパシタ部分を構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
【0010】
(表面修飾膜形成工程)
本参考例では、図1Bに示すように、基材側の表面の全面に表面修飾膜30を形成してから、図1Cに示すように、第1の領域で表面修飾膜30を除去して、第2の領域26に表面修飾膜30を残す。詳しくは、次の工程を行う。
【0011】
表面修飾膜30は、CVD等の気相成長法によって形成してもよいし、スピンコート法やディップ法等の液相を用いた方法によって形成してもよく、その場合には液体又は溶媒に溶かした物質を使用する。例えば、シランカップリング剤(有機ケイ素化合物)やチオール化合物を使用することができる。ここで、チオール化合物とは、メルカブト基(−SH)を持つ有機化合物(R1−SH;R1はアルキル基等の置換可能な炭化水素基)の総称をいう。このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして0.1〜10mM程度の溶液とする。
【0012】
また、シランカップリング剤とは、R2nSiX4-n(nは自然数、R2はH、アルキル基等の置換可能な炭化水素基)で表される化合物であり、Xは−OR3、−COOH、−OOCR3、−NH3-n3n、−OCN、ハロゲン等である(R3はアルキル基等の置換可能な炭化水素基)。これらシランカップリング剤及びチオール化合物の中で、特にR1やR3がCn2n+1m2m(n、mは自然数)であるようなフッ素原子を有する化合物は表面自由エネルギーが高くなり他材料との親和性が小さくなるため、好適に用いられる。
【0013】
または、メルカプト基や−COOH基を有する化合物による上述した方法で得られる膜を用いることもできる。以上の材料による膜は、適切な方法により単分子膜やその累積膜の形で用いることができる。
【0014】
(表面修飾膜パターニング工程)
図1Cに示すように、第1の領域24で、表面修飾膜30を除去する。表面修飾膜30として例えばシランカップリング剤を使用した場合、光を当てることで、基板10に形成された電極(プラグ)22や層間絶縁膜19との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線又はイオンビームなどによって直接的にパターニングしてもよい。
【0015】
なお、表面修飾膜30自体を他の基材上に形成し、これを転写することにより第2の領域26に選択的に形成し、成膜と同時にパターニングすることもできる。
【0016】
こうして、図1Cに示すように、第1の領域24と、表面修飾膜30で被覆された状態となっている第2の領域26との間で、表面状態が異なるようにして、後続の工程におけるキャパシタ部分を構成する部材を形成するための材料との親和性に差を生じせしめる。特に、表面修飾膜30が、フッ素分子を有するなどの理由で、撥水性を有していれば、例えばキャパシタ部分を構成する部材の材料を液相にて提供する場合に、第1の領域24に選択的に当該材料を付与することができる。また、表面修飾膜30の材料によっては、これが存在しない第1の領域24では、上層の部材を形成するための材料との親和性で気相法による成膜がされるようにすることができる。このように、第1の領域24と第2の領域26の表面の性質に選択性を付与し、後続の工程で、強誘電体メモリ素子のキャパシタ部分の各部材を形成する。
【0017】
(第1電極形成工程)
図2Aに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第1電極32を、第1の領域24に対応して形成する。ここで、第1の領域24に対応してとは、第1電極32の平面形状とプラグ22の平面形状が完全に一致しなくてもよいという意味である。例えば、基板10にトランジスタが形成された基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第1の領域24では成膜がされ、第2の領域26では成膜がされにくいので、第1の領域24のみに第1電極32が形成される。ここで、気相法としてCVD、特にMOCVD(Metal Organic Chemical Vapor Deposition)を適用することが好ましい。第2の領域26では、全く成膜されないことが好ましいが、第1の領域24での成膜よりも、成膜スピードにおいて2桁以上遅ければよい。
【0018】
また、第1電極32の形成には、その材料の溶液を液相の状態で第1の領域24に選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第1の領域24に選択的に供給するミストデポジション法を採用することも好ましい。
【0019】
第1電極32を構成する材料としては、例えばPt、Ir等を用いることができる。基材上に第1の領域24と、前述したような材料を含む表面修飾膜30(第2の領域26)とを形成し、表面特性の選択性を形成した場合、Ptについては、例えば(C5722Pt、(C5HFO22Pt、(C35)(C55)Ptを電極を形成するための材料として、Irについては、例えば(C353Irを電極を形成するための材料として用いて、選択的に堆積させることができる。
【0020】
(強誘電体膜形成工程)
図2Bに示すように、第1電極32上に強誘電体膜34を形成する。詳しくは、基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第1電極32上では成膜がされ、第2の領域26では成膜がされにくいので、第1電極32上のみに強誘電体膜34が形成される。ここで、気相法としてCVD、特にMOCVDを適用することができる。
【0021】
また、強誘電体膜34の形成には、その材料の溶液を液相の状態で第2の領域26以外の領域に形成された第1電極32上にインクジェット法等で選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第2の領域26以外の部分に選択的に供給するミストデポジション法を採用することも好ましい。
【0022】
強誘電体膜34として、強誘電性を示してキャパシタ絶縁膜として使用でき、CVDによる成膜が可能であれば、その組成は任意のものを適用することができる。例えば、PZT系圧電材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。具体的には、チタン酸鉛(PbTiO3)、ジルコン酸チタン酸鉛(Pb(Zr,Ti)O3)、ジルコン酸鉛(PbZrO3)、チタン酸鉛ランタン((Pb,La),TiO3)、ジルコン酸チタン酸鉛ランタン((Pb,La)(Zr,Ti)O3)又はマグネシウムニオブ酸ジルコニウムチタン酸鉛(Pb(Zr,Ti)(Mg,Nb)O3)等を使用することができる。あるいは、Sr、Bi、Taを構成元素として有するSBTを使用することもできる。
【0023】
上述した強誘電体膜34の材料は、基材上に第1の領域24と前述したような材料を含む表面修飾膜30(第2の領域26)を形成し、表面特性の選択性を形成した際に、例えばPZTの場合、PbについてはPb(C254、(C253PbOCH2C(CH33、Pb(C111922等を、Zrについては、Zr(n−OC494、Zr(t−OC494、Zr(C111924、Zr(C111924等を、TiについてはTi(i−C374等を夫々強誘電体膜34を形成するための材料として用い、STBの場合、SrについてはSr(C111022等を、BiについてはBi(C653等を、TaについてはTa(OC255等を夫々強誘電体膜34を形成するための材料として用い、選択的に堆積させることができる。
【0024】
(第2電極形成工程)
図3Aに示すように、強誘電体膜34上に上部電極となる第2電極36を形成する。詳しくは、基材表面の全体に対して、例えば気相法による成膜工程を行うことが好ましい。こうすることで、選択堆積プロセスが行われる。すなわち、強誘電対膜34上では成膜がされ、第2の領域26では成膜がされにくいので、強誘電対膜34上のみに第2電極36が形成される。ここで、気相法としてCVD、特にMOCVDを適用することができる。
【0025】
また、第2電極36の形成には、その材料の溶液を液相の状態で第2の領域26以外の領域に形成された強誘電体膜34上にインクジェット法等で選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第2の領域26以外の部分に選択的に供給するミストデポジション法を採用することも好ましい。
【0026】
なお、第2電極36についても、前述した第1電極32と同様の材料を用い、適切な材料として供給して堆積させることができる。
【0027】
(表面修飾膜等の除去工程)
図3Bに示すように、第2の領域26上で、表面修飾膜30を除去してもよい。この工程は、気相法による成膜工程が完了してから行う。例えば、表面修飾膜パターニング工程で説明した方法で、表面修飾膜30を除去することができる。表面修飾膜30を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾膜30上に、第1電極32、強誘電体膜34又は第2電極36の材料が付着したときに、これらを除去してもよい。なお、表面修飾膜30を除去する工程は、本発明の必須要件ではなく、表面修飾膜30を残してもよい。
【0028】
また、第1電極32の側面に強誘電体膜34が形成されていたり、第1電極32及び強誘電体膜34の少なくとも一方の側面に第2電極36が形成されている場合には、これらを除去することが好ましい。除去工程では、例えば、ドライエッチングを適用することができる。
【0029】
上記参考例では、表面修飾膜30を第2の領域26に形成し、第1の領域24及び第2の領域26の表面のそれぞれを、続いて形成される強誘電体メモリ素子のキャパシタ部分の少なくとも一部材(電極及び強誘電体膜の少なくとも一方)を形成するための材料の堆積性すなわち堆積され易さが異なるような表面特性にした。その変形例として、表面修飾膜30を第1の領域24に形成し、強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料を表面修飾膜30の表面に対して優先的に堆積されるように液相又は気相の組成に調製して、第1の領域24に選択的にキャパシタ部分を形成してもよい。
【0030】
また、例えば第2の領域26の表面に前述したような表面修飾膜の薄い層を選択的に形成し、第1の領域24及び第2の領域26を含む全面に強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料を気相又は液相で供給し、全面に当該部材の材料の層を形成し、ポリッシングや化学的な手法で表面修飾膜の薄い層上の当該部材の材料層のみを選択的に除去し、第1の領域24上に選択的に当該部材の材料層を得ることもできる。
【0031】
その他、第1の領域24及び第2の領域26の表面のそれぞれには、特に明確に膜を設けず、選択的に表面処理を行い、第1の領域24上に強誘電体メモリ素子のキャパシタ部分の少なくとも一部材を形成するための材料が優先的に堆積されるようにしてもよい。
【0032】
(強誘電体メモリ素子の構造)
以上の工程により、強誘電体メモリ素子を製造することができる。本参考例によれば、通常のマスクを介したエッチングを行うことなく、第1電極32、強誘電体膜34及び第2電極36を形成することができる。
【0033】
この強誘電体メモリ素子は、第1の領域24に形成された第1電極32からなる下部電極と、第1電極32上に形成された強誘電体膜34と、強誘電体膜34上に形成された第2電極36からなる上部電極と、を含む。また、第1の領域24を除いた第2の領域26に、基板10の表面よりもキャパシタ部分を形成するための材料が気相又は液相で堆積されにくい表面修飾膜30が形成されていてもよい。
【0034】
図4には、参考例に係る強誘電体メモリ素子を示す平面図である。同図に示す強誘電体メモリ素子のセル構造は、2T・2C(2トランジスタ・2キャパシタ)型である。
【0035】
トランジスタ12は、領域40に形成されている。ドレイン及びソースの一方14(図3B参照)に接続された電極20は、図4に示すビット線42に接続されている。ゲート電極18(図3B参照)は、図4に示すワード線44に接続されている。ドレイン及びソースの他方16(図3B参照)に接続された電極22は、図4に示すドライブ線46に接続されている。電極22の上に、第1電極32を介して強誘電体膜34が形成されている。
【0036】
図5は、本参考例に係る強誘電体メモリ素子の回路を示す図である。同図を参照して、強誘電体メモリ素子の作用を説明する。
【0037】
強誘電体メモリ素子にデータを書き込む場合は、アドレス端子51からアドレス信号が供給され、チップセレクト端子52からは選択信号が供給され、書込制御端子53から書込制御信号が供給される。複数(2つ)のビット線42の一方をオンにし、他方のビット線42をオフにした状態で、ワード線デコーダ及びドライバ50は指定されたワード線44をオンにする。ドライブ線デコーダ及びドライバ60は、指定されたドライブ線46に正のパルスを印加する。すると、強誘電体キャパシタには強誘電体膜34のヒステリシス特性による残留分極が残るため、電源を切っても情報は保持される。
【0038】
強誘電体メモリ素子からデータを読み出す場合は、ビット線42をフローティング状態とした後、ワード線44をオンしてメモリセルを選択する。次に、ドライブ線46に正電圧を印加し、強誘電体キャパシタの分極反転による変位電流をセンスアンプ70で増幅する。センス・タイミング制御部80は、センスタイミングを制御し、データをデータI/O90に供給する。データI/O90はCPUや他のメモリ素子等の各種デバイス92に接続されており、データのやり取りを制御する。
【0039】
本発明は、上記参考例に限定されるものではなく、種々の変形が可能である。例えば、第1電極32、強誘電体膜34及び第2電極36の全てを、前述のような選択堆積プロセスで形成してもよいが、これらのうち少なくとも一つを選択堆積プロセスで形成すればよい。特に、第1電極32、第2電極36を形成するときに選択堆積プロセスを適用すれば、エッチングを行わないので強誘電体膜34の特性劣化が生じない。
【0040】
(第2の参考例)
図6A〜図7Cは第2の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図6Aに示す基板110に、キャパシタ部分を形成する。基板110には、第1の参考例で説明した基板10の内容が該当する。
【0041】
(第1電極形成工程)
図6Aに示すように、基板110に第1電極(下部電極)132を形成する。その形成方法は、例えば、基板110上に第1電極132を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【0042】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体膜134(図7C参照)を構成する材料としてチタン酸ジルコン酸鉛(PZT)を用いる場合には、第1電極132を構成する電極材料として、白金(Pt)、イリジウム(Ir)及びその化合物等を単層、又は、積層したものが好適である。
【0043】
電極材料の成膜方法としては、スパッタリング、真空蒸着、CVD等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。または、第1の参考例で説明した選択堆積による方法の利用もできる。
【0044】
(強誘電体材料の成膜工程)
図6Bに示すように、強誘電体材料133を成膜する。詳しくは、基板110における第1電極132が形成された面(全面でもよい)に、第1電極132を覆うように、強誘電体材料133を成膜する。
【0045】
強誘電体材料133の組成としては、チタン酸鉛、ジルコン酸チタン酸鉛(PZT)、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、タンタル酸ストロンチウムビスマス(SBT)等のビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン/三フッ化エチレン共重合体、シアン化ビニリデン/酢酸ビニル共重合体等の有機高分子系強誘電体等が利用できる。
【0046】
強誘電体材料133の成膜方法としては、スパッタリング法、CVD(MOCVD)法、ゾル・ゲル法、MOD法等の方法が利用できる。例えば、強誘電体材料133の組成としてジルコン酸チタン酸鉛を用い、これをゾル・ゲル法を利用して成膜する場合には、チタニウムテトライソプロポキシド、テトラ−n−プロポキシジルコニウム、酢酸鉛を2−n−プトキシエタノール及びジエタノールアミン等の有機溶剤に混合した液(ゾル)を用いる。
【0047】
(表面修飾膜形成工程)
図6Cに示すように、成膜された強誘電体材料133の表面(全面でもよい)に表面修飾膜130を形成する。表面修飾膜130には、第1の参考例で説明した表面修飾膜30の内容が該当し、その形成方法も同様である。
【0048】
(表面修飾膜パターニング工程)
図7Aに示すように、第1電極132の領域内で、成膜された強誘電体材料133上の表面修飾膜130を除去して、それ以外の領域となる第2の領域126に表面修飾膜130を残す。このような表面修飾膜130のパターニング方法には、第1の参考例で説明した表面修飾膜30のパターニング方法を適用できる。
【0049】
以上の工程により、図7Aに示すように、成膜された強誘電体材料133の表面において、第1の領域124と、表面修飾膜130で被覆された状態となっている第2の領域126との間で、異なる表面状態が得られる。そして、第2電極136を構成する電極材料の成膜を行うための材料との親和性に差が生じる。
【0050】
尚、本参考例では表面修飾膜130を第1電極132に対応する領域内で除去したが、製造するデバイス構造に必要とされる第2電極の構造(形成領域)に応じて選択的に除去すればよく、上述した記載に限定されない。
【0051】
(第2電極形成工程)
図7Bに示すように、電極材料を、第1の領域124に対応して選択的に堆積させることで第2電極136を形成する。堆積方法としては、例えば、スパッタリング法、CVD(MOCVD)法、ゾル・ゲル法、MOD法、電気メッキ、無電解メッキ法等の方法が利用できる。その詳細は、第1の参考例の第1電極32の内容が該当する。
【0052】
(成膜された強誘電体材料のエッチング工程)
図7Cに示すように、成膜された強誘電体材料133をエッチングする。詳しくは、第2電極136をマスクとして、強誘電体材料133をエッチングする。
【0053】
エッチングは、平行平板型リアクティブイオンエッチング(RIE)、誘導結合型プラズマ(ICP)、エレクトロンサイクロトロン共鳴(ECR)等のプラズマ源を用いたドライエッチングを利用することができる。
【0054】
エッチングガスとしては、成膜された強誘電体材料133をエッチングすることが可能であれば特に限定されるものではく、例えば、強誘電体材料133としてPZTを用いた場合には、CF4、C48、C58等のフッ素系ガス、Cl2、BCl3等の塩素系ガス、Ar、O2等を単体あるいは混合して利用できる。この場合、特にフッ素系ガスの利用は、第1及び第2電極132、136の構成材料として好適に用いられるPtやIrに対して、強誘電体材料133のエッチングの選択性を高めることができるため好適である。
【0055】
以上の工程によって、図7Cに示すように、強誘電体メモリ素子を製造することができる。本参考例によれば、エッチングを行うことなく、第2電極136を形成することができる。
【0056】
(第3の参考例)
図8A〜図9Cは、第3の参考例に係る強誘電体メモリ素子の製造方法を示す図である。本参考例では、図8Aに示す基板110に、キャパシタ部分を形成する。基板110には、第1の参考例で説明した基板10の内容が該当する。
【0057】
(第1電極形成工程)
図8Aに示すように、基板110に第1電極(下部電極)132を形成する。詳しくは、第2の参考例で説明した。
【0058】
(強誘電体材料の成膜工程)
図8Aに示すように、強誘電体材料233を成膜する。詳しくは、基板110における第1電極132が形成された面に、第1電極132を覆うように、強誘電体材料233を成膜する。
【0059】
強誘電体材料233の組成としては、チタン酸鉛、ジルコン酸チタン酸鉛(PZT)、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、タンタル酸ストロンチウムビスマス(SBT)等のビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン/三フッ化エチレン共重合体、シアン化ビニリデン/酢酸ビニル共重合体等の有機高分子系強誘電体等が利用できる。
【0060】
本参考例では、強誘電体材料(前駆体)233として、放射エネルギー線の付与によるパターニング特性を有するものを用いる。放射エネルギー線の付与によるパターニング特性とは、放射エネルギー線により強誘電体材料(前駆体)233の架橋反応、分解反応、変性反応等を誘発させ、放射エネルギー線が付与された領域あるいは付与されていない領域のいずれか一方を薬液等により選択的に除去可能なことをいう。
【0061】
例えば、2−メトキシエタノールで蒸留した酢酸鉛(II)三水和物、ジルコニウム−テトラ−n−ブトキシド及びチタニウム−テトラ−イソプロポキシドからなるゾル・ゲル溶液に、感光剤としてオルト−ニトロベンズアルデヒドを添加することにより得られた原料溶液を、スピンコート法により基板110に塗布した後、ホットプレート上で95℃にて1分間乾燥することにより所定の膜厚の前駆体膜を形成する。
【0062】
塗布方法としてはスピンコート法の他に、ロールコート法、スプレーコート法、ディピング法等が利用できる。
【0063】
次に、成膜された強誘電体材料233をパターニングする。例えば、図8Cに示すように、第1電極132上に強誘電体材料233を残し、それ以外の領域で強誘電体材料233を除去する。
【0064】
そのために、図8Bに示すように、例えば波長365nmの光により、図示しないレチクル(マスク)を介して、成膜された強誘電体材料233を露光する。レチクル(マスク)は、強誘電体膜234(図8C参照)の形成領域に対応した領域においてのみ、光が透過するように遮光性層が形成されたものである。
【0065】
本参考例では、感光剤のオルト−ニトロベンズアルデヒドに対応させて波長365nmの光を用いたが、感光剤を変更することにより様々な波長の光(放射エネルギー線)を利用することが可能である。
【0066】
次に、2−メトキシエタノールとイソプロピルアルコールを1:1の比率で混合した現像液を用いて60から120秒間現像処理を行うことにより、未露光領域を除去して前駆体膜をパターン化する。次に、ホットプレート上で350℃、10分間熱処理を施す。上記工程を必要な膜厚が得られるまで繰り返し行う。
【0067】
最後に、アニール炉で600℃にて60分間焼成することにより結晶化して、図8Cに示すように、パターニングされた強誘電体膜234を得る。
【0068】
(表面修飾膜形成工程)
図9Aに示すように、基板110における第1電極132及び強誘電体膜234が形成された側の表面(全面であってもよい)に、表面修飾膜230を形成する。表面修飾膜230は、基板110における第1電極132及び強誘電体膜234から露出した面、強誘電体膜234の上面及び側面、第1電極132の側面を覆うように形成する。表面修飾膜230については、第1の参考例で説明した表面修飾膜30の内容が該当する。
【0069】
(表面修飾膜パターニング工程)
図9Bに示すように、少なくとも強誘電体膜234の上面の一部の領域から表面修飾膜230を除去し、強誘電体膜234の上面を露出させて第1の領域224を形成する。また、それ以外の領域となる第2の領域226に表面修飾膜230を残す。こうすることで、第2領域226(基板110の表面、第1電極132の側面、強誘電体膜234の側面)は、表面修飾膜230によって、第1領域224よりも、第2電極236を形成するための材料が堆積されにくくなる。
【0070】
表面修飾膜230のパターニング方法には、第1の参考例で説明した表面修飾膜30のパターニング方法を適用することができる。
【0071】
以上の工程により、図9Bに示すように、第1の領域224と、表面修飾膜130で被覆された状態となっている第2の領域226との間で、表面状態が異なるようにして、第2電極236を構成する電極材料の成膜を行うための材料との親和性に差を生じせしめる。
【0072】
(第2電極形成工程)
図9Cに示すように、電極材料を、第1の領域224に対応して選択的に堆積させることで第2電極236を形成する。堆積方法としては、例えば、スパッタリング法、CVD(MOCVD)法、ゾル・ゲル法、MOD法、電気メッキ、無電解メッキ法等の方法が利用できる。その他の詳細は、第1の参考例の第1電極32の内容が該当する。すなわち、本参考例では、第2電極236を、第1の参考例の第1電極32と同様に形成する。
【0073】
(表面修飾膜等の除去工程)
必要であれば、図9Cに示す表面修飾膜230を除去してもよい。その詳細は、第1の参考例で説明した。なお、表面修飾膜230を除去する工程は、本発明の必須要件ではなく、表面修飾膜230を残してもよい。
【0074】
以上の工程によって、強誘電体メモリ素子を製造することができる。本参考例によれば、エッチングを行うことなく、第2電極236を形成することができる。さらに、本参考例では、エッチングを行うことなく、強誘電体膜234も形成している。
【0075】
(本発明の実施の形態)
図10A〜図12Bは、本発明を適用した実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【0076】
(トランジスタ形成工程・キャパシタ部分の形成工程)
図10Aに示すように、基板10にトランジスタ12を形成し、キャパシタ部分の形成を行う。詳しくは、第1の参考例で説明した通りである。なお、第2の領域326は、第1の領域24よりも、基板10に対して上方にある。後続の工程で、第1の領域24に、強誘電体メモリ素子のキャパシタ部分が形成される。
【0077】
(隔壁部材形成工程)
本実施の形態では、図10Bに示すように、隔壁部材328を形成する。隔壁部材328は、強誘電体メモリ素子のキャパシタ部分を形成する領域すなわち第1の領域24を避けて形成される。特に、隔壁部材328が、キャパシタ部分を形成する領域を区画する部材となることが好ましい。また、隔壁部材328は、キャパシタ部分の厚みと同じかあるいはそれ以上の厚みであることが好ましい。
【0078】
隔壁部材328として、例えばSiO2、SiN、TiO2等の絶縁材料を用いることができる。また、後続の工程で除去する場合には、Au等の材料を用いてもよい。隔壁部材328は、まず基材全面に膜形成した後、フォトリソグラフィ及びエッチング方法により第1の領域24以外に位置するパターン形状にすることで形成される。
【0079】
(表面修飾膜形成工程)
本実施の形態では、図10Cに示すように、表面修飾膜330を形成する。表面修飾膜330が形成された領域が、第2の領域326となる。例えば、隔壁を有する基材側の表面の全面に表面修飾膜330を形成してから、少なくとも隔壁部材328の上面に表面修飾膜330を残して、それ以外の領域で表面修飾膜330を除去する。詳しくは、第1の参考例で説明した通りである。
【0080】
(表面修飾膜パターニング工程)
基材側の表面の全体に表面修飾膜330を形成したら、第1の領域24における表面修飾膜330を除去する。また、隔壁部材328の側面における表面修飾膜330を除去してもよい。詳しくは、第1の参考例で説明した通りである。
【0081】
(第1電極形成工程)
図11Aに示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第1電極32を、第1の領域24に対応して形成する。詳しくは、第1の参考例で説明した通りである。
【0082】
(強誘電体膜形成工程)
図11Bに示すように、第1電極32上に強誘電体膜34を形成する。詳しくは、第1の参考例で説明した通りである。
【0083】
本実施の形態では、第1の領域24が隔壁部材328にて区画されているので、第1電極32の側面は隔壁部材328に接触している。したがって、強誘電体膜34の材料は、第1電極32の側面には付着しない。
【0084】
(第2電極形成工程)
図11Cに示すように、強誘電体膜34上に上部電極となる第2電極36を形成する。詳しくは、第1の参考例で説明した通りである。
【0085】
本実施の形態では、第1の領域24が隔壁部材328にて区画されているので、第1電極32及び強誘電体膜34の側面は隔壁部材328に接触している。したがって、第2電極36の材料は、第1電極32及び強誘電体膜34の側面には付着しない。
【0086】
(表面修飾膜等の除去工程)
図12Aに示すように、第2の領域326を構成する表面修飾膜330を除去してもよい。詳しくは、第1の参考例で説明した通りである。
【0087】
さらに、図12Bに示すように、隔壁部材328を除去してもよいが、この工程も本発明の必須要件ではなく、隔壁部材328を残してもよい。なお、本実施の形態では、第2の領域326の表面は、隔壁部材328の上面となっている。
【0088】
(強誘電体メモリ素子の構造)
以上の工程により、強誘電体メモリ素子を製造することができる。本実施の形態によれば、通常のマスクを介したエッチングを行うことなく、第1電極32、強誘電体膜34及び第2電極36を形成することができる。しかも、隔壁部材328にて第1の領域24を区画すれば、第1電極32の側面に強誘電体膜34及び第2電極36の少なくとも一方の材料が付着したり、強誘電体膜34の側面に第2電極36の材料が付着することを避けられる。特に、強誘電体膜34の側面に第2電極36の材料が付着して第1電極32と第2電極36とが導通してキャパシタ部分を構成できないという問題が生じない。
【0089】
この強誘電体メモリ素子には、第1の領域24を除いた領域に隔壁部材328が形成されていてもよい。さらに、基材の表面よりもキャパシタ部分の材料が気相又は液相で堆積されにくい第2の領域326が、表面修飾膜330などにより形成されていてもよい。第2の領域326は隔壁部材328の上面に形成されていてもよい。
【0090】
本発明は、上記実施の形態又は参考例に限定されるものではなく、種々の変形が可能である。例えば、第1電極32、強誘電体膜34及び第2電極36の全てを、選択堆積プロセスで形成してもよいが、これらのうち少なくとも一つを選択堆積プロセスで形成すればよい。特に、第1電極32や第2電極36を形成するときに選択堆積プロセスを適用すれば、エッチングを行わないので強誘電体膜34の特性劣化が生じない。
【0091】
また、上記実施の形態では、隔壁部材328の上面に表面修飾膜330を形成したが、図13に示すように、隔壁部材328の上面及び側面に表面修飾膜331を形成してもよい。この場合、隔壁部材328の上面及び側面が、キャパシタ部分を構成する少なくとも一部材を形成するための材料が堆積され難い表面特性を有する第2領域327となる。
【図面の簡単な説明】
【0092】
【図1】図1A〜図1Cは、本発明の第1の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図2】図2A〜図2Bは、本発明の第1の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図3】図3A〜図3Bは、本発明の第1の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図4】図4は、本発明の第1の参考例に係る強誘電体メモリ素子を示す平面図である。
【図5】図5は、本発明の第1の参考例に係る強誘電体メモリ素子の回路を示す図である。
【図6】図6A〜図6Cは、本発明の第2の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図7】図7A〜図7Cは、本発明の第2の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図8】図8A〜図8Cは、本発明の第3の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図9】図9A〜図9Cは、本発明の第3の参考例に係る強誘電体メモリ素子の製造方法を示す図である。
【図10】図10A〜図10Cは、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図11】図11A〜図11Cは、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図12】図12A〜図12Bは、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図13】図13は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法の変形例を示す図である。
【符号の説明】
【0093】
10 基板、 12 トランジスタ、 24 第1の領域、 26 第2の領域、 30 表面修飾膜、 32 第1電極、 34 強誘電体膜、 36 第2電極、 110 基板、 124 第1の領域、 126 第2の領域、 130 表面修飾膜、 132 第1電極、 133 強誘電体材料、 134 強誘電体膜、 136 第2電極、 224 第1の領域、 226 第2の領域、 230 表面修飾膜、 233 強誘電体材料、 234 強誘電体膜、 236 第2電極、 326 第2の領域、 328 隔壁部材、 330 表面修飾膜




 

 


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