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発明の名称 半導体装置の設計方法及び半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13032(P2007−13032A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−194789(P2005−194789)
出願日 平成17年7月4日(2005.7.4)
代理人 【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
発明者 内山 正信
要約 課題
従来と比べて配線を短くすることができる半導体装置の設計方法を提供する。

解決手段
本発明に係る半導体装置の設計方法は、セルを複数互いに接続することにより、半導体装置を設計する半導体装置の設計方法であって、セル1,4の最上層の配線層には、辺1a,4aに位置し、該セル1,4と外部とを接続する端子11a,14cが配置されており、最上層の配線層上に端子拡張層を設け、該端子拡張層に、端子11a,11cに接続する2つの拡張端子21a,24cを設計する工程と、拡張端子21a,24cを用いて、前記セル1,4を互いに接続する配線を設計する工程とを具備する。拡張端子21a,24cの位置の自由度は、端子の位置の自由度より高い。このため、セル1,4を互いに接続する配線を短くすることができる。
特許請求の範囲
【請求項1】
半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第1の前記セル又はブロック、並びに第2の前記セル又はブロックを互いに接続する配線を設計する工程と、
を具備する半導体装置の設計方法。
【請求項2】
前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にする請求項1に記載の半導体装置の設計方法。
【請求項3】
前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させる請求項1又は2に記載の半導体装置の設計方法。
【請求項4】
前記セル又はブロックの平面形状は略四角形であり、
前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる2つの辺それぞれと接させる請求項3に記載の半導体装置の設計方法。
【請求項5】
前記配線を設計する工程は、
前記端子拡張層に、前記第1のセル又はブロックの前記拡張端子に接続し、第1の座標の軸と平行な第1の配線を設計する工程と、
前記端子拡張層に、前記第2のセル又はブロックの前記拡張端子に接続し、前記第1の座標の軸と略平行であり、かつ前記第1の座標において一部が前記第1の配線と重なる第2の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第1の座標の軸と略直交し、前記第1の配線及び前記第2の配線それぞれに接続する第3の配線を設計する工程と、
を具備する請求項1〜4のいずれか一項に記載の半導体装置の設計方法。
【請求項6】
前記拡張端子を設計する工程は、
前記第1のセル又はブロックに第1の前記拡張端子を設計する工程と、
前記第2のセル又はブロックに、第1の座標において一部が前記第1の拡張端子と重なる第2の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第1の座標の軸と略直交し、前記第1の拡張端子及び前記第2の拡張端子それぞれに接続する配線を設計する工程を有する請求項1〜4のいずれか一項に記載の半導体装置の設計方法。
【請求項7】
前記配線を設計する工程は、コンピュータが、前記配線を設計する工程である請求項1〜6のいずれか一項に記載の半導体装置の設計方法。
【請求項8】
前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記セル又はブロックを、記憶装置に保持させる工程を具備する請求項1〜7のいずれか一項に記載の半導体装置の設計方法。
【請求項9】
第1の半導体素子と、該第1の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第1の端子とを有する、第1のセル又はブロックと、
第2の半導体素子と、該第2の半導体素子上に設けられ、前記第1のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第2の端子とを有する、第2のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第1の端子に接続し、かつ前記第1のセル又はブロック内に位置する第1の拡張端子と、
前記端子拡張層に形成され、前記第2の端子に接続し、かつ前記第2のセル又はブロック内に位置する第2の拡張端子と、
を具備し、
前記第1の拡張端子及び前記第2の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の設計方法及び半導体装置に関する。特に本発明は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置に関する。
【背景技術】
【0002】
半導体装置を設計するに際し、予め所定の機能を有するように設計されたスタンダードセル(以下セルと記載)又はスタンダードブロック(以下ブロックと記載)を用いる方法が多用されている。この方法は、複数のセル及びブロックが格納されたライブラリから、必要な機能を有するセル又はブロックを読み出してマトリックス状に配置し、配置したセル又はブロック相互間を配線で接続することにより、半導体装置を設計する方法である(例えば特許文献1参照)。配線の設計は、コンピュータが自動で行う。なお、ブロックは複数のセルの集合体である。
【特許文献1】特開2002−76119号公報(第2段落)
【0003】
図10は、従来の半導体装置の配線の配置を説明する為の平面図である。本図に示す例において、長方形のセル101,102,103,104がマトリックス状に配置されている。各々のセルの最表層110には、外部と接続するための端子(セル102,103においては図示を省略)が設けられている。端子はセルのいずれかの辺に接しているが、その位置は予め定められている。
【0004】
セル101は端子111a,111b,111cを有しており、セル104は端子114a,114b,114cを有している。これらの端子のうち、端子111aは端子114cと接続されている。端子111aはセル104から最も遠い辺に接しており、端子114cはセル101から最も遠い辺に接している。このため、端子111aと端子114cとを接続する配線120は、セル相互間を縫うように引かれている。
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記したように、セル及びブロックの端子の位置は予め定められている。このため、セル及びブロックの配置、及び端子の位置によっては、端子を接続する配線が長くなり、セル及びブロックの相互間において、信号の遅延や高抵抗化が生じていた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係る半導体装置の設計方法は、半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第1の前記セル又はブロック、並びに第2の前記セル又はブロックを互いに接続する配線を設計する工程とを具備する。
【0007】
前記拡張端子の位置の自由度は、前記端子の位置の自由度より高い。このため、本半導体装置の設計方法によれば、前記拡張端子を設計する工程において、前記拡張端子を適切な位置に配置することにより、前記標準回路パターンを互いに接続する配線を短くすることができる。
【0008】
前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にしてもよい。また、前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させてもよい。前記セル又はブロックが略四角形である場合、前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる2つの辺それぞれと接させるのが好ましい。
【0009】
前記配線を設計する工程は、前記端子拡張層に、前記第1のセル又はブロックの前記拡張端子に接続し、第1の座標の軸と平行な第1の配線を設計する工程と、
前記端子拡張層に、前記第2のセル又はブロックの前記拡張端子に接続し、前記第1の座標の軸と略平行であり、かつ前記第1の座標において一部が前記第1の配線と重なる第2の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第1の座標の軸と略直交し、前記第1の配線及び前記第2の配線それぞれに接続する第3の配線を設計する工程とを具備してもよい。
【0010】
前記拡張端子を設計する工程は、前記第1のセル又はブロックに第1の前記拡張端子を設計する工程と、
前記第2のセル又はブロックに、第1の座標において一部が前記第1の拡張端子と重なる第2の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第1の座標の軸と略直交し、前記第1の拡張端子及び前記第2の拡張端子それぞれに接続する配線を設計する工程を有していてもよい。
【0011】
上記した半導体装置の製造方法それぞれにおいて、前記複数の標準回路パターンを互いに接続する工程は、コンピュータが、前記複数の標準回路パターンの相互間に配線を引くことにより接続を行う工程であってもよい。
【0012】
また、前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記標準回路パターンを、記憶装置に保持させる工程を具備してもよい。この場合、前記拡張端子が設計された前記標準回路パターンを、他の半導体装置を設計するときに再利用することができる。
【0013】
本発明に係る半導体装置は、第1の半導体素子と、該第1の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第1の端子とを有する、第1のセル又はブロックと、
第2の半導体素子と、該第2の半導体素子上に設けられ、前記第1のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第2の端子とを有する、第2のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第1の端子に接続し、かつ前記第1のセル又はブロック内に位置する第1の拡張端子と、
前記端子拡張層に形成され、前記第2の端子に接続し、かつ前記第2のセル又はブロック内に位置する第2の拡張端子と、
を具備し、
前記第1の拡張端子及び前記第2の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている。
【発明を実施するための形態】
【0014】
以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャートである。本方法では、まず設計者は、記憶装置内に構築されたライブラリから、必要な機能を有するセル及びブロック(以下セルと記載)を複数選択し、選択したセルを所定の位置に配置する(S1)。セルの平面形状は長方形であり、内部のエリアに、半導体基板に設けられる半導体素子と、この半導体素子上に設けられる配線層とを有する。最上層の配線層には、外部接続用の端子が設けられているが、この端子は、セルのいずれかの辺と接している。
【0015】
次いで、設計者は、セルの最上層の配線層上に端子拡張層を設け、この端子拡張層に拡張端子を設計する(S2)。拡張端子は接続孔を介して、セルの端子に接続している。拡張端子は、セルが有する端子と比べて、セルを相互に接続する配線との接続ポイントを多数有する。なお、本実施例において、セル内に位置する端子拡張層には、拡張端子以外は配置されないが、他の配線が形成されてもよい。
【0016】
次いで、コンピュータが、セルを相互に接続する為の配線を設計する(S3)。拡張端子は接続ポイントを多数有するため、コンピュータは、従来と比べて全長が短くなるように配線を設計することができる。その後、拡張端子が設計されたセルをライブラリに格納し、再度利用できるようにする(S4)。
以下、図を用いて具体的に説明する。
【0017】
図2、図3(A)、図4、及び図5(A)は、半導体装置の第1の設計例を説明する為の平面図である。図3(B)、図5(B)は、それぞれ図3(A),図5(A)のA−A断面図である。
【0018】
まず、図2に示すように、設計者は、長方形のセル1,2,3,4を選択し、これらのセルをマトリックス状に配置する。セル1は、最上層の層間絶縁膜10上に端子11a,11b,11cを有しており、セル4は、層間絶縁膜10上に端子14a,14b,14cを有している。これらの端子のうち、端子11a,14cが相互に接続される。端子11aは、セル1のうち、セル4から最も遠い辺1aに接しており、端子14cは、セル4のうち、セル1から最も遠い辺4aに接している。また、各セルの内部に位置する層間絶縁膜10上には、図示しない配線パターンが複数配置されている。このため、コンピュータが端子11a,14cを直接接続する場合、各セルを避けて配線を引く必要があり、配線長が長くなる。
【0019】
これに対し、図3(A)及び図3(B)のA−A断面図に示すように、本実施形態において設計者は、層間絶縁膜10及び各端子上に層間絶縁膜20を配置し、さらに層間絶縁膜20上に端子拡張用の配線層を新たに設け、拡張端子21a,21b,21c,24a,24b,24cを配置する。
【0020】
拡張端子21a,21b,21cはセル1内に、辺1aと略平行に配置されており、辺1aと交わる2つの辺1b,1cそれぞれと接している。さらに拡張端子21a,21b,21cは、それぞれ接続孔20a,20b,20cを介して端子11a,11b,11cに接続している。
【0021】
拡張端子24a,24b,24cはセル4内に、辺4a(すなわちy軸)と略平行に配置されており、辺4aと交わる2つの辺4b,4cと接している。さらに拡張端子24a,24b,24cは、それぞれ接続孔20d,20e,20fを介して端子14a、14b,14cに接続している。
【0022】
その後、コンピュータが拡張端子21a,24c相互間を接続する配線を設計する。なお、本例においては、デザインルール上、同一の配線層に属する配線は同一の方向にしか延伸できない。このため、コンピュータは、以下に詳細を示すように、端子拡張層に、拡張端子21a,24cと同一方向に延伸する第1の配線を配置するとともに、端子拡張層上に、拡張端子21a,24cと直交する配線層を新たに設ける。
【0023】
まず、図4に示すように、コンピュータは、セルとセルの隙間に、拡張端子21a,24aと同一方向に延伸する配線21d,24dを配置する。配線21dは、セル4に近い辺1cにおいて拡張端子21aと接続しており、配線24dは、セル1に近い辺4bにおいて拡張端子24cと接続している。配線21d,24dそれぞれの開放端は、配線21dの延伸方向において同一の位置にある。
なお、図4では、分かりやすくするために、各端子及び各接続孔を省略している。
【0024】
次いで、図5(A),(B)に示すように、コンピュータは、層間絶縁膜20上に層間絶縁膜30を配置し、さらに層間絶縁膜30上に配線31aを配置する。配線31aは配線21d,24dと直交する方向に延伸しており、接続孔30a,30bを介して配線21d,24dと接続している。
【0025】
このように、半導体装置の第1の設計例によれば、端子11aはセル4から最も遠い辺1aと接しており、端子14cはセル1から最も遠い辺4aと接しているが、拡張端子21aをセル4に近い辺1cと接させ、かつ拡張端子24cをセル1に近い辺4bと接させている。このため、端子11aから拡張端子21a、配線21d,31a,24d、及び拡張端子24cそれぞれを経由して端子14cに達するまでの配線長は、拡張端子21a,24cを設けずに端子11a,14cを接続する配線を形成する場合と比べて、短くなる。従って、従来と比べて配線長を短くすることができる。
【0026】
図6及び図7は、半導体装置の第2の設計例を説明する為の平面図である。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル1の端子11aは、セル2の端子12aと接続される。端子11a,12aは、端子11aが接する辺1a(すなわちy軸)の延伸方向において、互いに異なる位置に配置されている。辺1aは、セル1のうちセル2から最も遠い辺である。端子12aは、セル2のうちセル1から最も遠い辺2aと接している。
【0027】
まず、図6に示すように、設計者は、第1の実施形態と同様にセルをライブラリから選択し、選択したセル1,2,3,4をマトリックス状に配置する。
次いで、設計者は層間絶縁膜20を配置し、層間絶縁膜20上に拡張端子21a,22aを配置する。本実施形態では、セル1内に位置する拡張端子21aは、セル1の辺1bのみに接している。また、拡張端子22aは、セル2内に配置されており、接続孔20gを介して端子12aに接続している。拡張端子22aは、セル2の辺2bのみに接続している。拡張端子21a,22aは、それぞれ辺1aと平行な方向に延伸しており、少なくとも一部が辺1aの延伸方向において互いに同一の位置に配置されている。
【0028】
次いで、図7に示すように、コンピュータは層間絶縁膜30を配置し、層間絶縁膜30上に配線31bを配置する。配線31bは、辺1aと直交する方向に延伸しており、接続孔30c,30dを介して拡張端子21a,22aと接続している。
【0029】
このように、半導体装置の第2の設計例によれば、セル2から最も遠い辺に接している端子11aと、セル1から最も遠い辺に接している端子12aとを接続する場合に、拡張端子21a,22aを設け、これら拡張端子、接続孔30c,30d及び配線31bのみで端子11a,12a相互間を接続している。一方、拡張端子21a,22aを設けない場合、端子11a,12a相互間を接続する配線はセル1,2を迂回しなければならない。
従って、拡張端子を設けることにより、端子11a,12a相互間を接続する配線長を短くすることができる。
【0030】
図8及び図9は、半導体装置の第3の設計例を説明する為の平面図である。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル2の端子12bが、セル3の端子13aと接続される。端子12b,13aは、端子13aが接する辺3a(すなわちy軸)の延伸方向において、互いに異なる位置に配置されている。辺3aは、セル3のうちセル2から最も遠い辺である。端子12bは、セル2のうちセル3から最も近い辺2cと接している。
【0031】
まず、図8に示すように、設計者は、第1の実施形態と同様にセルをライブラリから選択し、選択したセル1,2,3,4をマトリックス状に配置する。
次いで、設計者は層間絶縁膜20を配置し、層間絶縁膜20上に拡張端子22b,23aを配置する。本実施形態では、セル2内に位置する拡張端子22bは、端子12b上に位置しており、接続孔20hを介して端子12bと接続している。また、拡張端子23aはセル3内に配置されており、接続孔20iを介して端子13aに接続している。拡張端子23aは略L字状であり、2つの端部23b,23cがそれぞれ辺3a,3bと接している。端部23cは、平面配置において端子12b,13aを結ぶ直線(一点鎖線で図示)と辺3bとの交点に位置している。
【0032】
次いで、図9に示すように、コンピュータは層間絶縁膜30を配置し、層間絶縁膜30上に配線31bを配置する。配線31bは、接続孔30c,30dを介して拡張端子21a,22aと接続している。
この半導体装置の第3の設計例においても、拡張端子21a,22aを設けることにより、端子12b,13a相互間を接続する配線長を短くすることができる。
【0033】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば各拡張端子は3箇所以上でセルの縁と接してもよい。
【0034】
また、上述した各実施例において、拡張端子それぞれは拡張端子層に設けられたが、最上層の層間絶縁膜に形成された端子と同一層にスペース上の余裕がある場合、この層に拡張端子が形成されてもよい。この場合、拡張端子の形状例は、上述した各実施形態と同一である。また、各拡張端子相互間を接続する方法は、各実施形態と同一である。
【図面の簡単な説明】
【0035】
【図1】本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャート。
【図2】半導体装置の第1の設計例を説明する為の平面図。
【図3】(A)は図2の次の工程を説明する為の平面図、(B)は(A)のA−A断面図。
【図4】図3の次の工程を説明する為の平面図。
【図5】(A)は図4の次の工程を説明する為の平面図、(B)は(A)のA−A断面図。
【図6】半導体装置の第2の設計例を説明する為の平面図。
【図7】図6の次の工程を説明する為の平面図。
【図8】半導体装置の第3の設計例を説明する為の平面図。
【図9】図8の次の工程を説明する為の平面図。
【図10】従来の半導体装置の設計方法を説明する為の平面図。
【符号の説明】
【0036】
1,2,3,4,101,102,103,104…セル、1a,1b,1c,2a,2b,2c,3a,3b,4a,4b,4c…辺、10,20,30…層間絶縁膜、11a,11b,11c,12a,12b,13a,14a,14b,14c,111a,111b,111c,114a,114b,114c…端子、20a,20b,20c,20d,20e,20f,20g,20h,20i,30a,30b,30c,30d…接続孔、21a,21b,21c,22a,22b,23a,24a,24b,24c…拡張端子、21d,24d,31a,31b,120…配線、23b,23c…端部




 

 


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