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発明の名称 強誘電体メモリ装置及び表示用駆動IC
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−13011(P2007−13011A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−194382(P2005−194382)
出願日 平成17年7月1日(2005.7.1)
代理人 【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
発明者 小出 泰紀
要約 課題
特にビット線方向における集積度が高い強誘電体メモリ装置を提供する。

解決手段
特許請求の範囲
【請求項1】
第1の方向に延在するビット線と、
前記ビット線の片側において、前記第1の方向に所定の間隔を有して配置されており、前記ビット線及び第1の強誘電体キャパシタがそれぞれ接続された複数の第1の活性領域と、
前記ビット線の他の片側において、前記第1の方向に所定の間隔を有して配置されており、前記ビット線及び第2の強誘電体キャパシタがそれぞれ接続された複数の第2の活性領域と、
を備え、
前記第1の活性領域は、その一部が前記第1の方向において隣接する第2の活性領域の一部と重なり、かつ、前記第1の方向と交差する第2の方向において当該第2の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置。
【請求項2】
前記複数の第1の活性領域及び前記複数の第2の活性領域の各々は、一方の端部及び他方の端部を有しており、
前記第1の活性領域の一方の端部は、前記第1の方向において、隣接する前記第2の活性領域の他方の端部と重なっており、
前記第2の活性領域の一方の端部は、前記第1の方向において、隣接する前記第1の活性領域の他方の端部と重なっていることを特徴とする請求項1記載の強誘電体メモリ装置。
【請求項3】
前記第1の強誘電体キャパシタの各々は、前記第1の活性領域における一方の端部に接続されており、
前記第2の強誘電体キャパシタの各々は、前記第2の活性領域における他方の端部に接続されており、
当該強誘電体メモリ装置は、
前記第2の方向に延在し、前記第1の強誘電体キャパシタ及び前記第2の強誘電体キャパシタに接続された第1のプレート線と、
前記第1の活性領域における他方の端部に接続された第3の強誘電体キャパシタと、
前記第2の活性領域における一方の端部に接続された第4の強誘電体キャパシタと、
前記第2の方向に延在し、前記第3の強誘電体キャパシタ及び前記第4の強誘電体キャパシタに接続された第2のプレート線と、
をさらに備えたことを特徴とする請求項2記載の強誘電体メモリ装置。
【請求項4】
前記ビット線は、前記第1の活性領域において一方の端部と他方の端部との間の第1の領域に接続され、前記第2の活性領域において一方の端部と他方の端部との間の第2の領域に接続されており、
当該強誘電体メモリ装置は、
前記第1の活性領域において、一方の端部と第1の領域との間を通るように前記第2の方向に延在する第1のワード線、及び、他方の端部と第1の領域との間を通って配置されるように前記第2の方向に延在する第2のワード線と、
前記第2の活性領域において、一方の端部と第2の領域との間を通るように前記第2の方向に延在する第3のワード線、及び、他方の端部と第2の領域との間を通って配置されるように前記第2の方向に延在する第4のワード線と、
をさらに備えたことを特徴とする請求項3記載の強誘電体メモリ装置。
【請求項5】
前記第1のワード線及び前記第2のワード線は、それらが配置された前記第1の活性領域の一方の端部に隣接する所定の第2の活性領域と他方の端部に隣接する他の第2の活性領域との間を通って配置されており、
第1の活性領域における前記第1のワード線と前記第2のワード線との間隔は、前記所定の第2の活性領域と前記他の第2の活性領域との間における前記第1のワード線と前記第2のワード線との間隔より広いことを特徴とする請求項5記載の強誘電体メモリ装置。
【請求項6】
請求項1から5のいずれか1項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動IC。
発明の詳細な説明
【技術分野】
【0001】
本発明は、強誘電体メモリ装置及び表示用駆動ICに関する。
【背景技術】
【0002】
従来の強誘電体メモリとして、特開2002−170935号公報(特許文献1)に開示されたものがある。上記従来の強誘電体メモリは、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている。
【特許文献1】特開2002−170935号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上記従来の強誘電体メモリは、ビット線の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
【0004】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ICを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【0005】
上記目的を達成するため、本発明の第1の形態によれば、第1の方向に延在するビット線と、ビット線の片側において、第1の方向に所定の間隔を有して配置されており、ビット線及び第1の強誘電体キャパシタがそれぞれ接続された複数の第1の活性領域と、ビット線の他の片側において、第1の方向に所定の間隔を有して配置されており、ビット線及び第2の強誘電体キャパシタがそれぞれ接続された複数の第2の活性領域と、を備え、第1の活性領域は、その一部が第1の方向において隣接する第2の活性領域の一部と重なり、かつ、第1の方向と交差する第2の方向において当該第2の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置を提供する。
【0006】
上記形態によれば、ビット線に対応する強誘電体キャパシタが接続された第1の活性領域及び第2の活性領域を、それぞれビット線の両側に配置して、かつ、第1の活性領域及び第2の活性領域が、第1の方向、すなわち、ビット線の延在方向において重なるように配置されることとなる。従って、上記形態によれば、ビット線の延在する方向における長さが短い強誘電体メモリ装置を提供することができる。
【0007】
また、上記形態によれば、ビット線の長さを短くできるため、ビット線の配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線に重畳するノイズを低減させることができる。
【0008】
上記強誘電体メモリ装置において、複数の第1の活性領域及び複数の第2の活性領域の各々は、一方の端部及び他方の端部を有しており、第1の活性領域の一方の端部は、第1の方向において、隣接する第2の活性領域の他方の端部と重なっており、第2の活性領域の一方の端部は、第1の方向において、隣接する第1の活性領域の他方の端部と重なっていることが好ましい。
【0009】
上記形態によれば、ビット線の延在方向において、第1の活性領域及び第2の活性領域の両方の端部が互いに重なることとなるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0010】
上記強誘電体メモリ装置において、第1の強誘電体キャパシタの各々は、第1の活性領域における一方の端部に接続されており、第2の強誘電体キャパシタの各々は、第2の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第2の方向に延在し、第1の強誘電体キャパシタ及び第2の強誘電体キャパシタに接続された第1のプレート線と、第1の活性領域における他方の端部に接続された第3の強誘電体キャパシタと、第2の活性領域における一方の端部に接続された第4の強誘電体キャパシタと、第2の方向に延在し、第3の強誘電体キャパシタ及び第4の強誘電体キャパシタに接続された第2のプレート線と、をさらに備えたことが好ましい。
【0011】
上記形態によれば、第1の活性領域及び第2の活性領域の端部は第1の方向において互いに重なっており、第1〜第4の強誘電体キャパシタは当該端部に接続されることとなる。従って、上記形態によれば、第1〜第4の強誘電体キャパシタに接続される第1のプレート線及び第2のプレート線を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第1のプレート線及び第2のプレート線の負荷を低減させることができる。
【0012】
上記強誘電体メモリ装置において、ビット線は、第1の活性領域において一方の端部と他方の端部との間の第1の領域に接続され、第2の活性領域において一方の端部と他方の端部との間の第2の領域に接続されており、当該強誘電体メモリ装置は、第1の活性領域において、一方の端部と第1の領域との間を通るように第2の方向に延在する第1のワード線、及び、他方の端部と第1の領域との間を通って配置されるように第2の方向に延在する第2のワード線と、第2の活性領域において、一方の端部と第2の領域との間を通るように第2の方向に延在する第3のワード線、及び、他方の端部と第2の領域との間を通って配置されるように第2の方向に延在する第4のワード線と、をさらに備えたことが好ましい。
【0013】
上記形態によれば、第1のプレート線に接続される第1の強誘電体キャパシタ及び第2の強誘電体キャパシタは、それぞれ異なるワード線により駆動されるので、第1の活性領域及び第2の活性領域が第1の方向において重なるように配置しても、メモリセルを容易に選択することができる。また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。
【0014】
上記強誘電体メモリ装置において、第1のワード線及び第2のワード線は、それらが配置された第1の活性領域の一方の端部に隣接する所定の第2の活性領域と他方の端部に隣接する他の第2の活性領域との間を通って配置されており、第1の活性領域における第1のワード線と第2のワード線との間隔は、所定の第2の活性領域と他の第2の活性領域との間における第1のワード線と第2のワード線との間隔より広いことが好ましい。
【0015】
上記形態によれば、第1の方向における複数の第1の活性領域及び複数の第2の活性領域の間隔をさらに狭くすることができるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0016】
本発明の第2の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ICを提供する。表示用駆動ICとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【0017】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【0018】
図1は、本発明の一実施形態に係る表示用駆動ICの構成を示す図である。表示用駆動ICは、強誘電体メモリ装置と、ラッチ回路150と、表示駆動回路160とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ110と、複数のワード線WLと、複数のプレート線PLと、複数のビット線BLと、ワード線制御部120と、プレート線制御部130と、ビット線制御部140とを備えて構成される。
【0019】
メモリセルアレイ110は、図2乃至図4において後述するように、アレイ状に配置された複数のメモリセルMCを有して構成される。各メモリセルMCには、いずれかのワード線WL、プレート線PL及びビット線BLが接続されている。そして、ワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御し、メモリセルMCに記憶されたデータを複数のビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに記憶させる。ラッチ回路150は、メモリセルMCから読み出されたデータをラッチし、表示駆動回路160は、ラッチ回路150にラッチされたデータに基づいて、外部の表示体を駆動する。
【0020】
図2は、メモリセルアレイ110の構成を示す回路図であり、図3は、メモリセルアレイ110の平面視におけるレイアウト図であり、図4(a)は、図3におけるAA´断面図であり、図4(b)は、図3におけるBB´断面図である。図2乃至図4を参照して、本実施形態の強誘電体メモリ装置におけるメモリセルアレイ110の構成について説明する。
【0021】
メモリセルアレイ110は、アレイ状に配置された複数のメモリセルMC11、MC12、MC21及びMC22を有して構成される。メモリセルMC11、MC12、MC21及びMC22は、それぞれ、強誘電体キャパシタC11、C12、C21及びC22並びにn型MOSトランジスタTRを有する。
【0022】
ビット線BLの片側には、当該ビット線BLに接続される複数のメモリセルMC11及びMC12が配置されている(図2及び図3参照)。メモリセルMC11及びMC12は、ビット線BLの片側に配置された複数の第1の活性領域112に接続されている。そして、複数の第1の活性領域112は、ビット線BLが延在する方向(y方向)において、互いに所定の間隔を有して配置されている。
【0023】
ビット線BLの他の片側には、当該ビット線BLに接続される複数のメモリセルMC21及びMC22が配置されている(図2及び図3参照)。メモリセルMC21及びMC22は、ビット線BLの他の片側に配置された複数の第2の活性領域114に接続されている。そして、複数の第2の活性領域114は、y方向において、互いに所定の間隔を有して配置されている。
【0024】
第1の活性領域112及び第2の活性領域114は、それぞれ、y方向が長手方向となる、矩形に近い形状を有している。また、第1の活性領域112及び第2の活性領域114は、長手方向において、一方の端部116及び他方の端部118を有している(図3参照)。一方の端部116及び他方の端部118は、それぞれn型MOSトランジスタTRのソース又はドレインとなる領域である。
【0025】
第1の活性領域112及び第2の活性領域114は、その一部がy方向において互いに重なっている。具体的には、第1の活性領域112及び第2の活性領域114は、第1の活性領域112の一方の端部116が、当該端部116が隣接する第2の活性領域114の他方の端部118と、y方向において重なるように配置されている。また、当該第1の活性領域112の一方の端部116は、当該第2の活性領域114の他方の端部118と、y方向と交差する方向(x方向)において、所定の間隔を有して配置されている。
【0026】
また、第1の活性領域112及び第2の活性領域114は、第1の活性領域112の他方の端部118が、当該端部118が隣接する第2の活性領域114の一方の端部116と、y方向において重なるように配置されている。また、当該第1の活性領域112の他方の端部118は、当該第2の活性領域114の一方の端部116と、x方向において、所定の間隔を有して配置されている。
【0027】
すなわち、本実施形態において、複数の第1の活性領域112及び複数の第2の活性領域114は、ビット線BLを挟んで、その両端が互いに重なるように交互に配置されている。なお、複数の第1の活性領域112及び複数の第2の活性領域114は、絶縁層70を介して互いに絶縁(素子分離)されている。
【0028】
第1の活性領域112及び第2の活性領域114の一方の端部116の上層には、強誘電体キャパシタC11及びC21が設けられている(図4参照)。各強誘電体キャパシタは、下部電極50、強誘電体層52及び上部電極54の積層構造を有している。また、他方の端部118の上層には、強誘電体キャパシタC12及びC22が設けられている。強誘電体キャパシタC11及びC21は、それぞれ下部電極50がプラグ56を介して第1の活性領域112及び第2の活性領域114の一方の端部116に接続されている。また、強誘電体キャパシタC12及びC22は、それぞれ下部電極50がプラグ58を介して第1の活性領域112及び第2の活性領域114の他方の端部118に接続されている。
【0029】
ビット線BLは、その両側に配置された第1の活性領域112及び第2の活性領域114において、一方の端部116と他方の端部118との間の領域に接続されている。本実施形態において、ビット線BLは、第1の活性領域112と第2の活性領域114との間に配置されているが、第1の活性領域112及び第2の活性領域114と接続される領域と重なるように、その一部がx方向に突出している。すなわち、当該一部が、当該領域の上層に位置している。そして、当該一部が、プラグ64、66及び68を介して当該領域に接続され、ビット線BLが第1の活性領域112及び第2の活性領域114に接続される。
【0030】
ワード線WL1は、第1の活性領域112において、一方の端部116とプラグ64との間を通って、x方向に配置されている。また、ワード線WL2は、第1の活性領域112において、他方の端部118とプラグ64との間を通って、x方向に配置されている。ワード線WL1及びWL2は、メモリセルMC11及びMC12のn型MOSトランジスタTRのゲートを構成している。
【0031】
ワード線WL1及びWL2は、それらが通る第1の活性領域112に隣接する2つの第2の活性領域114の間を通るように配置されている。すなわち、ワード線WL1及びWL2は、第1の活性領域112以外の領域において、絶縁層70の上層に配置されている。
【0032】
また、第1の活性領域112におけるワード線WL1とWL2との間隔は、上記2つの第2の活性領域の間におけるワード線WL1とWL2との間隔より広い。すなわち、ワード線WL1及びWL2は、一定の周期で、y方向及びそれと反対方向に交互に曲がりながら、全体としてx方向に延在するように配置されている。
【0033】
ワード線WL3は、第2の活性領域114において、一方の端部116とプラグ64との間を通って、x方向に配置されている。また、ワード線WL4は、第2の活性領域114において、他方の端部118とプラグ64との間を通って、x方向に配置されている。ワード線WL3及びWL4は、メモリセルMC21及びMC22のn型MOSトランジスタTRのゲートを構成している。
【0034】
ワード線WL3及びWL4は、それらが通る第2の活性領域114に隣接する2つの第1の活性領域112の間を通るように配置されている。すなわち、ワード線WL3及びWL4もまた、第2の活性領域114以外の領域において、絶縁層70の上層に配置されている。
【0035】
また、第2の活性領域114におけるワード線WL3とWL4との間隔は、上記2つの第1の活性領域112の間におけるワード線WL3とWL4との間隔より広い。すなわち、ワード線WL3及びWL4も、ワード線WL1及びWL2と同様に、一定の周期で、y方向及びそれと反対方向に交互に曲がりながら、全体としてx方向に延在するように配置されている。
【0036】
なお、ワード線WL1、WL2、WL3及びWL4が曲がる角度は任意である。また、y方向における第1の活性領域112間の間隔及び複数の第2の活性領域の間隔を、本実施形態における間隔よりも広くして、各ワード線WLがx方向において略直線状に配置するようにしてもよい。
【0037】
プレート線PL1は、第1の活性領域112の上層に設けられた強誘電体キャパシタC11及び第2の活性領域114の上層に設けられた強誘電体キャパシタC22の上層を通過するように、x方向に配置されている。そして、プレート線PL1は、強誘電体キャパシタC11の直上においてプラグ60を介して強誘電体キャパシタC11の上部電極54に接続されている。
【0038】
また、プレート線PL2は、第1の活性領域112の上層に設けられた強誘電体キャパシタC12及び第2の活性領域114の上層に設けられた強誘電体キャパシタC21の上層を通過するように、x方向に配置されている。そして、プレート線PL2は、強誘電体キャパシタC22の直上において、プラグ60を介して強誘電体キャパシタC22の上部電極54に接続されている。
【0039】
図5は、メモリセルアレイ110のレイアウトの他の例を示す図である。本例において、各ビット線BLに両側に配置される第1の活性領域112及び第2の活性領域114は、図3に示した例と略同じ配置をしているが、所定のビット線BLが接続される第1の活性領域112は、当該所定のビット線BLに隣接する他のビット線BLに接続される第2の活性領域114と、y方向において略同じ位置に配置される。また、当該所定のビット線BLが接続される第2の活性領域114は、当該他のビット線BLに接続される第1の活性領域112と、y方向において略同じ位置に配置される。本例によれば、各ワード線WLが曲がる箇所を減らすことができるので、プロセス上の不良や疲労による不良の発生を低減させることができる。
【0040】
本実施形態によれば、ビット線BLに対応する強誘電体キャパシタが接続された第1の活性領域112及び第2の活性領域114を、それぞれビット線BLの両側に配置して、かつ、第1の活性領域112及び第2の活性領域114が、y方向、すなわち、ビット線BLの延在方向において重なるように配置されることとなる。従って、本実施形態によれば、ビット線BLの延在する方向におけるサイズが小さい強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ICに用いた場合には、ビット線BLの間隔を外部の表示体の間隔に対応させるとともに、ビット線BLの延在方向において表示用駆動ICのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ICを提供することができる。
【0041】
本実施形態によれば、ビット線BLの長さを短くできるため、ビット線BLの配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線BLに重畳するノイズを低減させることができる。
【0042】
本実施形態によれば、ビット線BLの延在方向において、第1の活性領域112及び第2の活性領域114の両方の端部が互いに重なることとなるので、ビット線BLの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0043】
本実施形態によれば、第1の活性領域112及び第2の活性領域114の端部はy方向において互いに重なっており、各強誘電体キャパシタは当該端部に接続されることとなる。従って、本実施形態によれば、各強誘電体キャパシタに接続される第1のプレート線PL1及び第2のプレート線PL2を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第1のプレート線PL1及び第2のプレート線PL2の負荷を低減させることができる。
【0044】
本実施形態によれば、第1のプレート線PL1に接続される各強誘電体キャパシタは、それぞれ異なるワード線WLにより駆動されるので、第1の活性領域112及び第2の活性領域114がy方向において重なるように配置しても、メモリセルMCを容易に選択することができる。また、本実施形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部130の面積も低減させることができる。
【0045】
本実施形態によれば、y方向における複数の第1の活性領域112及び複数の第2の活性領域114の間隔をさらに狭くすることができるので、ビット線BLの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【0046】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【0047】
【図1】本発明の一実施形態に係る表示用駆動ICの構成を示す図である。
【図2】メモリセルアレイ110の構成を示す回路図である。
【図3】メモリセルアレイ110のレイアウト図である。
【図4】図3におけるメモリセルアレイの断面図である。
【図5】メモリセルアレイ110のレイアウトの他の例を示す図である。
【符号の説明】
【0048】
50・・・下部電極、52・・・強誘電体層、54・・・上部電極、70・・・絶縁層、110・・・メモリセルアレイ、112・・・第1の活性領域、114・・・第2の活性領域、116・・・一方の端部、118・・・他方の端部、120・・・ワード線制御部、130・・・プレート線制御部、140・・・ビット線制御部、150・・・ラッチ回路、160・・・表示駆動回路




 

 


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