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発明の名称 半導体集積回路装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12963(P2007−12963A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−193443(P2005−193443)
出願日 平成17年7月1日(2005.7.1)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 白澤 立基 / 神通川 治
要約 課題
信頼性の高い半導体集積回路装置を提供する。

解決手段
半導体基板10に設けられ、線対称な配列をなし、配列の外側から内側に向かって配列方向の寸法が大きくなっている複数のゲート電極20と、複数のゲート電極20のいずれか1つの第1のゲート電極を有する第1のトランジスタと、複数のゲート電極20の他の1つの第2のゲート電極を有する第2のトランジスタと、を有し、第1及び第2のトランジスタは、差動対を成し、第1及び第2のゲート電極の配置位置は、配列において、線対称になっている。
特許請求の範囲
【請求項1】
半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、
前記複数のゲート電極のいずれか1つの第1のゲート電極を有する第1のトランジスタと、
前記複数のゲート電極の他の1つの第2のゲート電極を有する第2のトランジスタと、
を有し、
前記第1及び第2のトランジスタは、差動対を成し、
前記第1及び第2のゲート電極の配置位置は、前記配列において、線対称になっている半導体集積回路装置。
【請求項2】
請求項1記載の半導体集積回路装置において、
前記第1及び第2のトランジスタは、ほぼ同じ特性のものである半導体集積回路装置。
【請求項3】
半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、
前記複数のゲート電極のいずれか1つの第1のゲート電極を有する第1のトランジスタを形成すること、及び、
前記複数のゲート電極の他の1つの第2のゲート電極を有する第2のトランジスタを形成すること、
を含み、
前記第1及び第2のトランジスタは、差動対を成し、
前記第1及び第2のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる半導体集積回路装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体集積回路装置及びその製造方法に関する。
【背景技術】
【0002】
半導体素子の製造における微細化技術の進歩は、1チップ上に多くのデバイスの集積化を可能にし、さらにより高性能なデバイスの開発を支えてきた。この様な背景の中で微細なデバイスの集合体である半導体装置(LSI)では、個々のデバイスの性能バラツキをいかにプロセス的に抑えるかが重要となる。例えば、オペアンプ回路は、差動ヘッド部を構成する2つのトランジスタの特性(しきい値電圧、設計サイズの寸法変動等)が一致するとともに、カレントミラー部を構成する2つのトランジスタの特性が一致することが望まれる。
【0003】
【特許文献1】特開2000−49546号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、実際にはウエハプロセスにおける半導体集積回路の製造過程で、上述したトランジスタの特性がトランジスタの配置位置によりその特性が影響を受ける。例えば、リソグラフィの光の短波長化、フォトレジスト材料の改善等により微細パターンの形成が可能になってはいるが、パターンの不均一性のためパターンピッチによる光の近接効果、フォトレジストの現象/エッチング時のローディング効果が微細化に対して大きく影響し、MOSFETが本来持つ性能をLSIとして実現することが難しくなっている。
【0005】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【0006】
(1)本発明に係る半導体集積回路装置は、半導体基板に設けられ、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなっている複数のゲート電極と、前記複数のゲート電極のいずれか1つの第1のゲート電極を有する第1のトランジスタと、前記複数のゲート電極の他の1つの第2のゲート電極を有する第2のトランジスタと、を有し、前記第1及び第2のトランジスタは、差動対を成し、前記第1及び第2のゲート電極の配置位置は、前記配列において、線対称になっている。本発明によれば、大きさがほぼ同じ第1及び第2のゲート電極をそれぞれ有する第1及び第2のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置を提供することが可能となる。
【0007】
(2)この半導体集積回路装置は、前記第1及び第2のトランジスタは、ほぼ同じ特性のものであってもよい。
【0008】
(3)この半導体集積回路装置の製造方法は、半導体基板に、線対称な配列をなし、前記配列の外側から内側に向かって前記配列方向の寸法が大きくなる複数のゲート電極を形成すること、前記複数のゲート電極のいずれか1つの第1のゲート電極を有する第1のトランジスタを形成すること、及び、前記複数のゲート電極の他の1つの第2のゲート電極を有する第2のトランジスタを形成すること、を含み、前記第1及び第2のトランジスタは、差動対を成し、前記第1及び第2のゲート電極の配置位置は、前記配列において、線対称になるように形成されてなる。本発明によれば、大きさがほぼ同じ第1及び第2のゲート電極をそれぞれ有する第1及び第2のトランジスタにより、ほぼ同じ特性をもった一対のトランジスタで差動対の回路を構成している。これにより信頼性の高い半導体集積回路装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【0009】
以下に、本発明の実施の形態について図面を参照して説明する。
【0010】
本実施の形態は、本発明に係る半導体集積回路装置の半導体集積回路をオペアンプ回路に適用した例である。先に、完成品としてのオペアンプ回路を説明する。図1は、本発明を適用した実施の形態に係るオペアンプ回路を示す構成図である。図2は、本発明を適用した実施の形態に係るオペアンプ回路のゲート電極を示す図である。オペアンプ回路は、図1に示すように、差動ヘッド部12、カレントミラー部14、出力段回路16、コンデンサ18、及びトランジスタTr1を有している。
【0011】
差動ヘッド部12は、図1に示すように、第1のトランジスタとしてのトランジスタTr2及び第2のトランジスタとしてのトランジスタTr3を有している。トランジスタTr2,Tr3は、差動対を成している。トランジスタTr2,Tr3は、ほぼ同じ特性(しきい値電圧、設計サイズの寸法変動等)のものであってもよい。トランジスタTr2は、図2(A)に示すように、線分24に対し線対称な配列を形成した複数のゲート電極20のいずれか1つの第1のゲート電極としてのゲート電極Ga2を有している。トランジスタTr3は、線分24に対し線対称な配列を形成した複数のゲート電極20の他の1つの第2のゲート電極としてのゲート電極Ga3を有している。線分24に対し線対称な配列を形成した複数のゲート電極20は、図2(B)に示すように、配列の外側から内側に向かって配列方向の寸法(例えば、ゲート電極の幅)が大きくなっている。これは、フォトリソグラフィにおける光近接効果により、線幅(クリティカルディメンジョン)が、疎部においては密部におけるよりも細くなる傾向があることによる。例えば、配列の両端の寸法が最も小さく、内側に向かって大きくなり、内側に入るほどその差は小さくなっていく。線分24に対し線対称な配列を形成した複数のゲート電極20において、ゲート電極Ga2,Ga3の配置位置は、線分24に対し線対称である。線分24に対し線対称な配置位置にあるゲート電極Ga2,Ga3の大きさは、ほぼ同じものである。
【0012】
カレントミラー部14は、図1に示すように、第1のトランジスタとしてのトランジスタTr4及び第2のトランジスタとしてのトランジスタTr5を有している。トランジスタTr4,Tr5は、差動対を成している。トランジスタTr4,Tr5は、ほぼ同じ特性のものであってもよい。トランジスタTr4は、図2(A)に示すように、線分24に対し線対称な配列を形成した複数のゲート電極20のいずれか1つの第1のゲート電極としてのゲート電極Ga4を有している。トランジスタTr5は、線分24に対し線対称な配列を形成した複数のゲート電極20の他の1つの第2のゲート電極としてのゲート電極Ga5を有している。線分24に対し線対称な配列を形成した複数のゲート電極20において、ゲート電極Ga4,Ga5の配置位置は、線分24に対し線対称である。線分24に対し線対称な配置位置にある複数のゲート電極20において、ゲート電極Ga4,Ga5の配置位置は、線分24に対し線対称である。線分24に対し線対称な配置位置にあるゲート電極Ga4,Ga5の大きさは、ほぼ同じものである。
【0013】
ゲート電極Ga2,Ga3,Ga4,Ga5は、それぞれトランジスタTr2,Tr3,Tr4,Tr5のソース・ドレイン間の半導体基板部分の上にゲート絶縁膜(例えばSiO2膜)(図示せず)を介して施されている。
【0014】
出力段回路16は、トランジスタTr6とトランジスタTr7を有している。コンデンサ18は、位相回路用である。トランジスタTr1は、定電流供給用である。
【0015】
上記のように構成されているオペアンプ回路の出力電圧26のうちオフセット電圧は、次にように動作する。
【0016】
差動ヘッド部12を構成するトランジスタTr2とトランジスタTr3の2つのトランジスタの特性は、ほぼ同じである。また、カレントミラー部14を構成するトランジスタTr4とトランジスタTr5の2つのトランジスタの特性も、ほぼ同じである。このことにより、レイアウトにおける配線抵抗等が左右対称である限り、オペアンプ回路の出力電圧26のうちオフセット電圧は、ほぼ0mVになる。
【0017】
本実施の形態に係るオペアンプ回路は、上記のように構成されており、以下、オペアンプ回路の製造方法について説明する。まず、図2(A)に示すように、半導体基板10を準備する。
【0018】
次に、半導体基板10の所定個所に素子分離領域22を形成する。
【0019】
次に、所定個所にイオンを注入して、ウエル領域(図示せず)を作成する。
【0020】
次に、ゲート絶縁膜としての絶縁層(図示せず)を半導体基板10上に形成する。例えば、絶縁層は、酸化シリコン膜を形成する。
【0021】
次に、複数のゲート電極20としての導電層(図示せず)を絶縁層上に形成する。例えば、導電層は、多結晶シリコン膜を形成する。
【0022】
その後、導電層と絶縁層とをフォトリソグラフィ法及びドライエッチング法を用いて、複数のゲート電極20を形成する。複数のゲート電極20は、図2(B)に示すように、線分24に対し線対称な配列になるように形成する。線分24に対し線対称な配列を形成した複数のゲート電極20は、フォトリソグラフィにおける光近接効果により、配列の外側から内側に向かって配列方向の寸法(例えば、ゲート電極の幅)が大きくなる。
【0023】
次に、線分24に対し線対称な配列を形成した複数のゲート電極20のいずれか1つの第1のゲート電極としてのゲート電極Ga2を有する第1のトランジスタとしてのトランジスタTr2(図1参照)を形成する。次に、線分24に対し線対称な配列を形成した複数のゲート電極20の他の1つの第2のゲート電極としてのゲート電極Ga3を有する第2のトランジスタとしてのトランジスタTr3(図1参照)を形成する。さらに、トランジスタTr2,Tr3が差動対を成すように配線し、差動ヘッド部12を形成する。
【0024】
次に、トランジスタTr4,Tr5を、トランジスタTr2,Tr3と同様に、線分24に対し線対称な配列を形成した複数のゲート電極20のいずれか1つの第1のゲート電極としてのゲート電極Ga4を有する第1のトランジスタとしてのトランジスタTr4(図1参照)を形成する。次に、線分24に対し線対称な配列を形成した複数のゲート電極20の他の1つの第2のゲート電極としてのゲート電極Ga5を有する第2のトランジスタとしてのトランジスタTr5(図1参照)を形成する。さらに、トランジスタTr4,Tr5が差動対を成すように配線し、カレントミラー部14を形成する。
【0025】
以降、公知の技術により、出力段回路16、コンデンサ18、及びトランジスタTr1を形成する。
【0026】
以上の工程により、オペアンプ回路の製造を行うことができる。この製造方法は、他の回路でも同じトランジスタ特性が求められる回路で使用できる。また、ゲート電極パターンのみでなく、金属配線層あるいは素子領域を形成するリソグラフィプロセスでも同様に使用することができる。
【0027】
本実施形態によれば、大きさがほぼ同じゲート電極Ga2,Ga3をそれぞれ有するトランジスタTr2,Tr3により差動対を成している。また、ほぼ同じ大きさのゲート電極Ga4,Ga5をそれぞれ有するトランジスタTr4,Tr5により差動対を成している。これにより、プロセスのばらつきによるトランジスタTr2,Tr3及びトランジスタTr4,Tr5の特性への影響を排除し、オペアンプ回路の出力電圧26のうちオフセット電圧をほぼ0mVにすることができる。また、出力電圧26のうちオフセット電圧をほぼ0mVにするための新たな回路を必要としないので、その分回路を簡素化することができる。さらに、複数のゲート電極を配列することにより、省スペース化することも可能である。
【0028】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
【図面の簡単な説明】
【0029】
【図1】本発明の実施の形態に係るオペアンプ回路を示す構成図である。
【図2】本発明の実施の形態に係るオペアンプ回路のゲート電極を示す図である。
【符号の説明】
【0030】
10…半導体基板 12…差動ヘッド部 14…カレントミラー部 16…出力段回路 18…コンデンサ 20…複数のゲート電極 22…素子分離領域 24…線分 26…出力電圧(オフセット電圧を含む) Tr1,Tr2,Tr3,Tr4,Tr5,Tr6,Tr7…トランジスタ Ga2,Ga3,Ga4,Ga5…ゲート電極。




 

 


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