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発明の名称 集積回路装置及び電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12939(P2007−12939A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−193035(P2005−193035)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
発明者 小平 覚 / 井富 登 / 河口 秀次 / 熊谷 敬 / 唐澤 純一 / 伊藤 悟
要約 課題
回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供すること。

解決手段
集積回路装置20は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも1画面分のデータを格納する表示メモリを含み、前記表示メモリは、その各々が複数のワード線WLと、複数のビット線BLと、複数のメモリセルMCと、ワード線制御回路240と、をそれぞれ含む複数のRAMブロック200を含み、前記複数のRAMブロック200の各々は、前記複数のビット線BLの延びる第1のX方向に沿って配置され、前記複数のメモリセルMCの各々は、短辺及び長辺を有し、前記複数のメモリセルMCの各々では、前記複数のビット線BLは前記複数のメモリセルMCの前記長辺の延びる方向に沿って形成され、前記複数のワード線WLは前記複数のメモリセルMCの前記短辺の延びる方向に沿って形成されている。
特許請求の範囲
【請求項1】
複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも1画面分のデータを格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のRAMブロックを含み、
前記複数のRAMブロックの各々は、前記複数のビット線の延びる第1の方向に沿って配置され、
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のメモリセルの各々では、
前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されていることを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、
前記複数のRAMブロックの各々には、前記複数のワード線の延びる第2の方向に沿って少なくともM×L(Lは2以上の整数)個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってM×Lビットのデータが供給されることを特徴とする集積回路装置。
【請求項3】
請求項2において、
前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記M×LビットのデータのうちのMビットのデータを検出して出力することを特徴とする集積回路装置。
【請求項4】
請求項2又は3において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をN(Nは2以上の整数)回選択することを特徴とする集積回路装置。
【請求項5】
請求項4において、
前記ワード線制御回路は、
前記一水平走査期間において選択されるN本のワード線を互いに異なるように、選択制御し、
前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をL回選択することを特徴とする集積回路装置。
【請求項6】
請求項4において、
前記ワード線制御回路は、前記一水平走査期間においてワード線がN回選択される際に、前記複数のワード線のうちの同一のワード線をL(L≦N)回選択することを特徴とする集積回路装置。
【請求項7】
請求項5又は6において、
前記表示パネルの前記複数の走査線の本数をSCN本とした場合、
前記複数のRAMブロックの各々には、前記第1の方向に沿って少なくとも(N×SCN/L)個のメモリセルが配列されていることを特徴とする集積回路装置。
【請求項8】
請求項4乃至7のいずれかにおいて、
Mの値は、前記複数のデータ線の本数をDLN本、前記複数のデータ線に対応する各画素の階調ビット数をG、前記複数のRAMブロックのブロック数をBNKと定義した場合に以下の式で与えられることを特徴とする半導体装置。
【数1】


【請求項9】
請求項1乃至8のいずれかにおいて、
前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有する集積回路装置。
【請求項10】
請求項9において、
前記データ線ドライバは、前記複数のRAMブロックに対応した数の複数のデータ線ドライバブロックを含み、
前記複数のデータ線ドライバブロックは、前記第1の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項11】
請求項10において、
前記複数のデータ線ドライバブロックは、前記複数のRAMブロックのいずれかと前記第1の方向に隣接するように配置されていることを特徴とする集積回路装置。
【請求項12】
請求項10又は11において、
前記複数のデータ線ドライバブロックの各々は、第1〜第Nの分割データ線ドライバを含み、
前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、
前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、対応するRAMブロックから入力されたデータをラッチすることを特徴とする集積回路装置。
【請求項13】
請求項10乃至12のいずれかにおいて、
前記複数のRAMブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のRAMブロックのいずれかと隣接する辺であることを特徴とする集積回路装置。
【請求項14】
請求項1乃至13のいずれかにおいて、
前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、
前記複数のデータ線を駆動する際には、前記複数のRAMブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されることを特徴とする集積回路装置。
【請求項15】
請求項10乃至14のいずれかにおいて、
前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、
前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されることを特徴とする集積回路装置。
【請求項16】
請求項1乃至15に記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項17】
請求項16において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
【請求項18】
請求項17において、
前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されていることを特徴とする電子機器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【0002】
近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。
【0003】
また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
【特許文献1】特開2001−222276号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。
【課題を解決するための手段】
【0005】
本発明は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも1画面分のデータを格納する表示メモリを含む集積回路装置であって、前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のRAMブロックを含み、前記複数のRAMブロックの各々は、前記複数のビット線の延びる第1の方向に沿って配置され、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のメモリセルの各々では、前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されている集積回路装置に関する。
【0006】
これにより、ワード線が形成される方向のRAMブロックのサイズが制限される場合にもワード線に共通接続されるメモリセルの数を増やすことができる。即ち、効率の良いレイアウトが可能となり、コスト削減の効果を奏する。また、ワード線に共通接続されるメモリセルの数を増やせるため、ビット線に共通接続するメモリセルの数を減らすことができる。このため、RAMブロックを柔軟にレイアウト設計でき、集積回路装置に対して効率のようレイアウトが可能となる。
【0007】
また、本発明では、前記複数のRAMブロックの各々は、一回のワード線の選択によってM(Mは2以上の整数)ビットのデータを出力するセンスアンプ回路を含み、前記複数のRAMブロックの各々には、前記複数のワード線の延びる第2の方向に沿って少なくともM×L(Lは2以上の整数)個のメモリセルが配列され、前記センスアンプ回路には、一回のワード線の選択によってM×Lビットのデータが供給されてもよい。
【0008】
これにより、ワード線に共通接続されているM×L個のメモリセルを複数回に分けて読み出すことで、第1の方向に配列されるメモリセルの数を減らすことができる。このため、RAMブロックの第1の方向のサイズを短くすることができる。
【0009】
また、本発明では、前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記M×LビットのデータのうちのMビットのデータを検出して出力するようにしてもよい。
【0010】
これにより、センスアンプ回路は、M×LビットのデータからMビットのデータを選択して出力することができる。
【0011】
また、本発明では、前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をN(Nは2以上の整数)回選択するようにしてもよい。
【0012】
これにより、一水平走査期間に必要なデータをN回に分けて読み出すことができる。即ち、第2の方向に沿って配列されているメモリセルの数を減らすことができ、RAMブロックのレイアウトを柔軟に設計でき、集積回路装置に対して効率の良いレイアウトが可能となる。
【0013】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間において選択されるN本のワード線を互いに異なるように、選択制御し、前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をL回選択するようにしてもよい。
【0014】
これにより、第2の方向に沿って配列されたM×L個のメモリセルからデータを読み出すことができる。
【0015】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間においてワード線がN回選択される際に、前記複数のワード線のうちの同一のワード線をL(L≦N)回選択するようにしてもよい。
【0016】
これにより、第2の方向に沿って配列されたM×L個のメモリセルからデータを読み出すことができるほか、L<Nの場合には一水平走査期間において他のワード線の選択を行うこともできる。
【0017】
また、本発明では、前記表示パネルの前記複数の走査線の本数をSCN本とした場合、前記複数のRAMブロックの各々には、前記第1の方向に沿って少なくとも(N×SCN/L)個のメモリセルが配列されてもよい。
【0018】
これにより、第2の方向に沿って配列されたメモリセルの個数M×Lを調整することで、第1の方向に沿って配列されるメモリセルの数を設定できる。即ち、RAMブロックの第1の方向の長さを調整することができる。
【0019】
また、本発明では、Mの値は、前記複数のデータ線の本数をDLN本、前記複数のデータ線に対応する各画素の階調ビット数をG、前記複数のRAMブロックのブロック数をBNKと定義した場合に以下の式で与えられることができる。
【0020】
【数2】


【0021】
これにより、Mの値に基づいてRAMブロックのレイアウトを決定することができる。また、スペースの都合上、Mの値が制限されてしまう場合には、上記の式から逆算してRAMブロックのブロック数BNKを決定することができる。
【0022】
また、本発明では、前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有してもよい。
【0023】
これにより、表示パネルに設けられたデータ線を駆動することができる。
【0024】
また、本発明では、前記データ線ドライバは、前記複数のRAMブロックに対応した数の複数のデータ線ドライバブロックを含み、前記複数のデータ線ドライバブロックは、前記第1の方向に沿って配置されてもよい。
【0025】
これにより、表示パネルに設けられたデータ線をRAMブロックに格納されているデータに基づいて駆動することができる。また、第1の方向に沿ってデータ線ドライバブロックとRAMブロックが配置されることで、集積回路装置に対して効率の良いレイアウトが可能となる。
【0026】
また、本発明では、前記複数のデータ線ドライバブロックは、前記複数のRAMブロックのいずれかと前記第1の方向に隣接するように配置されてもよい。
【0027】
これにより、データ線ドライバブロックはRAMブロックから効率よくデータを受け取ることができる。
【0028】
また、本発明では、前記複数のデータ線ドライバブロックの各々は、第1〜第Nの分割データ線ドライバを含み、前記第1〜第Nの分割データ線ドライバには、第1〜第Nのラッチ信号が供給され、前記第1〜第Nの分割データ線ドライバは、前記第1〜第Nのラッチ信号に基づいて、対応するRAMブロックから入力されたデータをラッチするようにしてもよい。
【0029】
これにより、ワード線の選択に応じて第1〜第Nのラッチ信号を制御することができるので、データ線の駆動に必要なデータを第1〜第Nの分割データ線ドライバにラッチさせることができる。また、データ線ドライバブロックを分割して複数の分割データ線ドライバで構成することで、データ線ドライバブロックの第2の方向のサイズを柔軟に設定することができる。即ち、集積回路装置に対してデータ線ドライバブロックを効率よくレイアウトすることができる。
【0030】
また、本発明では、前記複数のRAMブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のRAMブロックのいずれかと隣接する辺であってもよい。
【0031】
本発明によれば、RAMブロックとRAMブロックが隣接するように配置することができる。この場合、RAMブロックに必要な回路の一部を共用するように設計することができ、RAMブロックの第1の方向のサイズを短くすることができる。即ち、集積回路装置に対して効率よくレイアウトができ、製造コストの削減が可能となる。
【0032】
また、本発明では、前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、前記複数のデータ線を駆動する際には、前記複数のRAMブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されてもよい。
【0033】
これにより、複数のRAMブロックを均一に読み出し制御できるため、表示メモリとしてデータ線ドライバに画像データを供給することができる。
【0034】
また、本発明では、前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されてもよい。
【0035】
これにより、複数のデータ線ドライバブロックを均一に制御できるため、各RAMブロックから供給されるデータに基づいて表示パネルのデータ線を駆動することができる。
【0036】
また、本発明は、上記記載の集積回路装置と、表示パネルと、を含む電子機器に関する。
【0037】
また、本発明では、前記集積回路装置は、前記表示パネルを形成する基板に実装されてもよい。
【0038】
また、本発明では、前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されてもよい。
【0039】
これにより、ワード線がデータ線に垂直に形成される場合に比べて、本発明に係る電子機器では、特別な回路を設けずにワード線を短くすることができる。例えば、本発明では、ホスト側から書き込み制御を行うときに、複数のRAMブロックのいずれかを選択して、選択されたRAMブロックのワード線を制御することができる。制御されるワード線の長さは、上述のように短く設定することができるので、本発明に係る電子機器は、ホスト側からの書き込み制御の際に消費電力の低減が可能となる。
【発明を実施するための最良の形態】
【0040】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【0041】
1.表示ドライバ
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
【0042】
表示パネル10は、例えばX方向にPX個のピクセル、Y方向にPY個のピクセルの表示領域12を持つ。例えば、表示パネル10がQVGA表示に対応する場合は、PX=240、PY=320となり、表示領域12は240×320ピクセルで示される。なお、表示パネル10のX方向のピクセル数PXとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、R用サブピクセル、G用サブピクセル、B用サブピクセルの計3サブピクセルを合わせて1ピクセルが構成される。よって、カラー表示の場合、データ線の本数は(3×PX)本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「X方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば3つのサブピクセルの階調値をGとすると、1ピクセルの階調値=3Gビットとなる。サブピクセルが64階調(6ビット)を表現する場合には、1ピクセルのデータ量は6×3=18ビットとなる。
【0043】
なお、ピクセル数PX及びPYは、例えばPX>PYでも良いし、PX<PYでも良いし、PX=PYでも良い。
【0044】
表示ドライバ20のサイズは、X方向の長さCX、Y方向の長さCYに設定される。そして、長さCXである表示ドライバ20の長辺ILは、表示領域12の表示ドライバ20側の一辺PL1と平行である。即ち、表示ドライバ20は、その長辺ILが表示領域12の一辺PL1と平行になるように表示パネル10に実装される。
【0045】
図1(B)は表示ドライバ20のサイズを示す図である。長さCYである表示ドライバ20の短辺ISと表示ドライバ20の長辺ILの比は、例えば1:10に設定される。つまり、表示ドライバ20は、その長辺ILに対して、その短辺ISが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ20のY方向のチップサイズを極限まで小さくすることができる。
【0046】
なお、前述の比1:10は一例であり、これに限定されない。例えば1:11でも良いし、1:9でもよい。
【0047】
なお、図1(A)では表示領域12のX方向の長さLX及びY方向の長さLYが示されているが、表示領域12の縦横のサイズ比は図1(A)に限定されない。表示領域12は、例えば長さLYが長さLXよりも短く設定されてもよい。
【0048】
また、図1(A)によると、表示領域12のX方向の長さLXは表示ドライバ20のX方向の長さCXと等しい。特に図1(A)に限定はされないが、このように長さLX及び長さCXが等しく設定されるのが好ましい。その理由として、図2(A)を示す。
【0049】
図2(A)に示す表示ドライバ22はX方向の長さがCX2に設定されている。この長さCX2は、表示領域12の一辺PL1の長さLXよりも短いため、図2(A)に示すように、表示ドライバ22と表示領域12とを接続する複数の配線をY方向に平行に設けることができない。このため、表示領域12と表示ドライバ22との距離DY2を余分に設ける必要がある。これは表示パネル10のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル10を搭載する場合、表示領域12以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
【0050】
これに対して、図2(B)に示すように本実施形態の表示ドライバ20は、その長辺ILの長さCXが表示領域12の一辺PL1の長さLXに一致するように形成されているため、表示ドライバ20と表示領域12との間の複数の配線をY方向に平行に設けることができる。これにより、表示ドライバ20と表示領域12との距離DYを図2(A)の場合に比べて短くすることができる。さらに、表示ドライバ20のY方向の長さISが短いので、表示パネル10のガラス基板のY方向のサイズが小さくなり、電子機器の小型化に寄与できる。
【0051】
なお、本実施形態では、表示ドライバ20の長辺ILの長さCXが、表示領域12の一辺PL1の長さLXに一致するように形成されるが、これに限定されない。
【0052】
上述のように、表示ドライバ20の長辺ILを表示領域12の一辺PL1の長さLXに合わせ、短辺ISを短くすることで、チップサイズの縮小を達成しながら、距離DYの短縮も可能となる。このため、表示ドライバ20の製造コスト及び表示パネル10の製造コストの削減が可能となる。
【0053】
図3(A)及び図3(B)は、本実施形態の表示ドライバ20のレイアウトの構成例を示す図である。図3(A)に示すように、表示ドライバ20には、X方向に沿ってデータ線ドライバ100(広義にはデータ線ドライバブロック)、RAM200(広義にはRAMブロック)、走査線ドライバ300、G/A回路400(ゲートアレイ回路、広義には自動配線回路)、階調電圧発生回路500、電源回路600が配置されている。これらの回路は、表示ドライバ20のブロック幅ICYに収まるように配置されている。そして、これらの回路を挟むように出力PAD700及び入出力PAD800が表示ドライバ20に設けられている。出力PAD700及び入出力PAD800は、X方向に沿って形成され、出力PAD700は表示領域12側に設けられている。なお、入出力PAD800には、例えばホスト(例えばMPU、BBE(Base-Band-Engine)、MGE、CPU等)による制御情報を供給するための信号線や電源供給線等が接続される。
【0054】
なお、表示パネル10の複数のデータ線は複数のブロック(例えば4つ)に分割され、一つのデータ線ドライバ100は、1ブロック分のデータ線を駆動する。
【0055】
このようにブロック幅ICYを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル10のX方向のピクセル数PXが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ100及びRAM200を設計する必要がある。また、低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバ300をガラス基板に形成できるため、走査線ドライバ300を表示ドライバ20に内蔵させない場合もある。
【0056】
本実施形態では、データ線ドライバ100やRAM200だけを変更したり、走査線ドライバ300をはずしたりするだけで、表示ドライバ20を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。
【0057】
また、図3(A)では、2つのRAM200が隣接するように配置されている。これにより、RAM200に用いられる一部の回路を共用することが可能となり、RAM200の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図3(A)の表示ドライバ20に限定されない。例えば、図3(B)に示す表示ドライバ24のようにデータ線ドライバ100とRAM200が隣接し、2つのRAM200が隣接しないように配置されても良い。
【0058】
また、図3(A)及び図3(B)では、一例としてデータ線ドライバ100及びRAM200が各4つ設けられている。これは、表示ドライバ20に対して、データ線ドライバ100及びRAM200を4つ(4BANK)設けることで、1水平走査期間(例えば1H期間とも呼ぶ)に駆動されるデータ線の数を4分割することができる。例えば、ピクセル数PXが240である場合、R用サブピクセル、G用サブピクセル、B用サブピクセルを考慮すると1H期間に例えば720本のデータ線を駆動する必要がある。本実施形態では、この数の4分の1である180本のデータ線を各データ線ドライバ100が駆動すればよい。BANK数を増やすことで、各データ線ドライバ100が駆動するデータ線の本数を減らすこともできる。なお、BANK数とは、表示ドライバ20内に設けられたRAM200の数と定義する。また、各RAM200を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル10の1画面分の画像を表示するためのデータを格納することができる。
【0059】
図4は、表示ドライバ20が実装された表示パネル10の一部を拡大する図である。表示領域12は複数の配線DQLによって表示ドライバ20の出力PAD700と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力PAD700と表示領域12とを接続する配線であっても良い。
【0060】
RAM200はそのY方向の長さがRYに設定されている。本実施形態では、この長さRYは、図3(A)のブロック幅ICYと同じに設定されているが、これに限定されない。例えば、長さRYはブロック幅ICY以下に設定されても良い。
【0061】
長さRYに設定されるRAM200には、複数のワード線WLと、複数のワード線WLを制御するワード線制御回路240が設けられている。また、RAM200には、複数のビット線BL、複数のメモリセルMC及びそれらを制御する制御回路(図示せず)が設けられている。RAM200のビット線BLはX方向に平行になるように設けられている。即ち、ビット線BLは表示領域12の一辺PL1に平行になるように設けられている。また、RAM200のワード線WLはY方向に平行になるように設けられている。即ち、ワード線WLは複数の配線DQLと平行になるように設けられている。
【0062】
RAM200のメモリセルMCはワード線WLの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ100に供給される。即ち、ワード線WLが選択されると、Y方向に沿って配列された複数のメモリセルMCに格納されているデータがデータ線ドライバ100に供給されることになる。
【0063】
図5は、図3(A)のA−A断面を示す断面図である。A−A断面はRAM200のメモリセルMCが配列されている領域の断面である。RAM200の形成される領域には、例えば5層の金属配線層が設けられている。図5では、例えば第1金属配線層ALA、その上層の第2金属配線層ALB、さらに上層の第3金属配線層ALC、第4金属配線層ALD、第5金属配線層ALEが示されている。第5金属配線層ALEには、例えば階調電圧発生回路500から階調電圧が供給される階調電圧用配線292が形成されている。また、第5金属配線層ALEには、電源回路600から供給される電圧や、外部から入出力PAD800を経由して供給される電圧等を供給するための電源用配線294が形成されている。本実施形態のRAM200は例えば第5金属配線層ALEを使用せずに形成できる。このため、前述のように第5金属配線層ALEに様々な配線を形成することができる。
【0064】
また、第4金属配線層ALDにはシールド層290が形成されている。これにより、RAM200のメモリセルMCの上層の第5金属配線層ALEに様々な配線が形成されても、RAM200のメモリセルMCに与える影響を緩和することができる。なお、ワード線制御回路240等のRAM200の制御回路が形成されている領域の第4金属配線層ALDには、これらの回路の制御用の信号配線が形成されても良い。
【0065】
第3金属配線層ALCに形成されている配線296は、例えばビット線BLや電圧VSS用配線に用いられる。また、第2金属配線層ALBに形成されている配線298は、例えばワード線WLや電圧VDD用配線として用いることができる。また、第1金属配線層ALAに形成されている配線299は、RAM200の半導体層に形成されている各ノードとの接続に用いることができる。
【0066】
なお、上述の構成を変更して、第3金属配線層ALCにワード線用の配線を形成し、第2金属配線層ALBにビット線用の配線を形成するようにしても良い。
【0067】
以上のようにRAM200の第5金属配線層ALEに様々な配線を形成することができるので、図3(A)や図3(B)に示すように多種の回路ブロックをX方向に沿って配列することができる。
【0068】
2.データ線ドライバ
2.1.データ線ドライバの構成
図6(A)は、データ線ドライバ100を示す図である。データ線ドライバ100は出力回路104、DAC120及びラッチ回路130を含む。DAC120はラッチ回路130にラッチされているデータに基づいて階調電圧を出力回路104に供給する。ラッチ回路130には、例えばRAM200から供給されたデータが格納される。例えば階調度がGビットに設定されている場合には、各ラッチ回路130にはGビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路500からデータ線ドライバ100に供給される。例えば、データ線ドライバ100に供給された複数の階調電圧は各DAC120に供給される。各DAC120はラッチ回路130にラッチされているGビットのデータに基づいて、階調電圧発生回路500から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路104に出力する。
【0069】
出力回路104は、例えばオペアンプ(広義には演算増幅器)で構成されるが、これに限定されない。図6(B)に示すように出力回路104の代わりに出力回路102をデータ線ドライバ100に設けても良い。この場合、階調電圧発生回路500には複数のオペアンプが設けられている。
【0070】
図7はデータ線ドライバ100に設けられている複数のデータ線駆動セル110を示す図である。各データ線ドライバ100は複数のデータ線を駆動し、データ線駆動セル110は複数のデータ線のうちの1本を駆動する。例えば、データ線駆動セル110は、一ピクセルを構成するR用サブピクセル、G用サブピクセル及びB用サブピクセルのいずれか一つを駆動する。即ち、X方向のピクセル数PXが240の場合には、表示ドライバ20には、合計240×3=720個のデータ線駆動セル110が設けられていることになる。そして、この場合には各データ線ドライバ100には、例えば4BANK構成である場合、180個のデータ線駆動セル110が設けられている。
【0071】
データ線駆動セル110は、例えば出力回路140、DAC120及びラッチ回路130を含むが、これに限定されない。例えば、出力回路140は外部に設けられても良い。なお、出力回路140は、図5の出力回路104でも良いし、図6の出力回路102でもよい。
【0072】
例えば、R用サブピクセル、G用サブピクセル及びB用サブピクセルのそれぞれの階調度を示す階調データがGビットに設定されている場合、RAM200からは、データ線駆動セル110にGビットのデータが供給される。ラッチ回路130は、Gビットのデータをラッチする。DAC120はラッチ回路130の出力に基づいて階調電圧を出力回路140を介して出力する。これにより、表示パネル10に設けられているデータ線を駆動することができる。
【0073】
2.2.一水平走査期間内の複数回読み出し
図8に本実施形態に係る比較例の表示ドライバ24を示す。この表示ドライバ24は、表示ドライバ24の一辺DLLが表示パネル10の表示領域12側の一辺PL1と対向するように実装される。表示ドライバ24には、Y方向の長さよりもX方向の長さの方が長く設定されているRAM205及びデータ線ドライバ105が設けられている。RAM205及びデータ線ドライバ105のX方向の長さは、表示パネル10のピクセル数PXが増加するに従って、長くなる。RAM205には複数のワード線WL及びビット線BLが設けられている。RAM205のワード線WLはX方向に沿って延在形成され、ビット線BLはY方向に沿って延在形成されている。即ち、ワード線WLはビット線BLよりも非常に長く形成される。また、ビット線BLはY方向に沿って延在形成されているため、表示パネル10のデータ線と平行であり、表示パネル10の一辺PL1と直交する。
【0074】
この表示ドライバ24は1H期間に1回だけワード線WLを選択する。そして、ワード線WLの選択によってRAM205から出力されるデータをデータ線ドライバ105がラッチし、複数のデータ線を駆動する。表示ドライバ24では、図8に示すようにワード線WLがビット線BLに比べて非常に長いため、データ線ドライバ100及びRAM205の形状がX方向に長くなり、表示ドライバ24に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ24のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。
【0075】
図8のRAM205は例えば図9(A)に示すようにレイアウトされる。図9(A)によると、RAM205は2分割され、そのうちの一つのX方向の長さは例えば「12」であるのに対し、Y方向の長さは「2」である。従って、RAM205の面積を「48」と示すことができる。これらの長さの値は、RAM205の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図9(A)〜図9(D)の符号241〜244はワード線制御回路を示し、符号206〜209はセンスアンプを示す。
【0076】
これに対して、本実施形態では、RAM205を複数に分割し90度回転した状態でレイアウトすることができる。例えば、図9(B)に示すようにRAM205を4分割して90度回転した状態にレイアウトすることができる。4分割されたうちの一つであるRAM205−1は、センスアンプ207とワード線制御回路242を含む。また、RAM205−1のY方向の長さが「6」であり、X方向の長さが「2」である。よって、RAM205−1の面積は「12」となり、4ブロックの合計面積が「48」となる。しかしながら、表示ドライバ20のY方向の長さCYを短くしたいため、図9(B)の状態では都合が悪い。
【0077】
そこで、本実施形態では、図9(C)に示すように1H期間に複数回読み出しを行うことでRAM200のY方向の長さRYを短くすることができる。例えば、図9(C)では、1H期間に2回読み出しを行う場合を示す。この場合、1H期間にワード線WLを2回選択するため、例えばY方向に配列されたメモリセルMCの数を半分にすることができる。これにより、図9(C)に示すようにRAM200のY方向の長さを「3」とすることができる。その代わり、RAM200のX方向の長さは「4」となる。即ち、RAM200の合計の面積が「48」となり、図9(A)のRAM205とメモリセルMCが配列されている領域の面積が等しくなる。そして、これらのRAM200を図3(A)や図3(B)に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。
【0078】
なお、図9(D)は、3回読み出しを行った場合の一例を示す。この場合、図9(B)のRAM205−1のY方向の長さ「6」を3分の1にすることができる。即ち、表示ドライバ20のY方向の長さCYをより短くしたい場合には、1H期間の読み出し回数を調整することで実現可能となる。
【0079】
上述のように本実施形態では、ブロック化されたRAM200を表示ドライバ20に設けることができる。本実施形態では、例えば4BANKのRAM200を表示ドライバ20に設けることができる。この場合、各RAM200に対応するデータ線ドライバ100−1〜100−4は図10に示すように対応するデータ線DLを駆動する。
【0080】
具体的には、データ線ドライバ100−1はデータ線群DLS1を駆動し、データ線ドライバ100−2はデータ線群DLS2を駆動し、データ線ドライバ100−3はデータ線群DLS3を駆動し、データ線ドライバ100−4はデータ線群DLS4を駆動する。なお、各データ線群DLS1〜DLS4は、表示パネル10の表示領域12に設けられた複数のデータ線DLを例えば4ブロックに分割したうちの1ブロックである。このように4BANKのRAM200に対応して、4つのデータ線ドライバ100−1〜100−4を設け、それぞれに対応するデータ線を駆動させることで、表示パネル10の複数のデータ線を駆動することができる。
【0081】
2.3.データ線ドライバの分割構造
本実施形態では、図4のRAM200の長さRYを短くするために、一水平走査期間でのN回読み出し、例えば2回読み出しを前提として、データ線ドライバ100が、図11(A)に示すように第1のデータ線ドライバ100A(広義には第1の分割データ線ドライバ)及び第2のデータ線ドライバ100B(広義には第2の分割データ線ドライバ)と、N(2)分割されている。図11(A)に示すMは、1回のワード線選択によってRAM200から読み出されるデータのビット数である。
【0082】
例えば、ピクセル数PXが240であり、ピクセルの階調度が18ビットであり、RAM200のBANK数が4BANKである場合、1H期間では、各RAM200から240×18÷4=1080ビットのデータがRAM200から出力されなければならない。
【0083】
しかしながら、表示ドライバ100のチップ面積縮小のためには、RAM200の長さRYを短くしたい。そこで、図11(A)に示すように例えばデータ線ドライバ100A及び100BをX方向に分割する。そうすることで、Mを1080÷2=540に設定することができ、RAM200の長さRYをおよそ半分にすることができる。
【0084】
なお、データ線ドライバ100Aは表示パネル10のデータ線のうちの一部のデータ線を駆動する。また、データ線ドライバ100Bは、表示パネル10のデータ線のうち、データ線ドライバ100Aが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ100A,100Bは表示パネル10のデータ線をシェアして駆動する。
【0085】
具体的には、図11(B)に示すように1H期間に例えばワード線WL1及びWL2を選択する。即ち、1H期間に2回ワード線を選択する。そして、A1のタイミングでラッチ信号SLAを立ち下げる。このラッチ信号SLAは例えばデータ線ドライバ100Aに供給される。そして、データ線ドライバ100Aはラッチ信号SLAの例えば立ち下がりエッジに応じてRAM200から供給されるMビットのデータをラッチする。
【0086】
また、A2のタイミングでラッチ信号SLBを立ち下げる。このラッチ信号SLBは例えばデータ線ドライバ100Bに供給される。そして、データ線ドライバ100Bはラッチ信号SLBの例えば立ち下がりエッジに応じてRAM200から供給されるMビットのデータをラッチする。
【0087】
さらに具体的には、図12に示すようにワード線WL1の選択によってM個のメモリセル群MCS1に格納されているデータがセンスアンプ回路210を介してデータ線ドライバ100A及び100Bに供給される。しかしながら、ワード線WL1の選択に対応してラッチ信号SLAが立ち下がるため、M個のメモリセル群MCS1に格納されているデータはデータ線ドライバ100Aにラッチされる。
【0088】
そして、ワード線WL2の選択によってM個のメモリセル群MCS2に格納されているデータがセンスアンプ回路210を介してデータ線ドライバ100A及び100Bに供給されるが、ワード線WL2の選択に対応してラッチ信号SLBが立ち下がる。このため、M個のメモリセル群MCS2に格納されているデータはデータ線ドライバ100Bにラッチされる。
【0089】
このようにすると、Mを例えば540ビットに設定した場合、1H期間で2回読み出しを行うため、各データ線ドライバ100A、100Bには、M=540ビットのデータがラッチされることになる。即ち、合計1080ビットのデータがデータ線ドライバ100にラッチされることになり、前述の例で必要である1H期間に1080ビットを達成できる。そして、1H期間に必要なデータ量をラッチすることができ、且つ、RAM200の長さRYをおよそ半分に短くすることができる。これにより、表示ドライバ20のブロック幅ICYを短くすることができるので、表示ドライバ20の製造コスト削減が可能となる。
【0090】
なお、図11(A)及び図11(B)では、一例として1H期間に2回の読み出しを行う例が図示されているが、これに限定されない。例えば、1H期間に4回読み出しを行うこともできるし、それ以上に設定することもできる。例えば4回読み出しの場合には、データ線ドライバ100を4段に分割することができ、さらにRAM200の長さRYを短くすることができる。この場合、前述を例に取れば、M=270に設定することができ、4段に分割されたデータ線ドライバのそれぞれに270ビットのデータがラッチされる。つまり、RAM200の長さRYをおよそ4分の1にしながら、1H期間に必要な1080ビットの供給を達成することができる。
【0091】
また、図11(B)のA3及びA4に示すように、データ線イネーブル信号等(図示せず)による制御に基づいてデータ線ドライバ100A及び100Bの出力を立ち上げても良いし、A1及びA2に示すタイミングで、各データ線ドライバ100A、100Bがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ100A、100Bにもう一段ラッチ回路を設けて、A1及びA2でラッチしたデータに基づく電圧を次の1H期間に出力するようにしても良い。こうすれば、1H期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。
【0092】
なお、ピクセル数PYが320(表示パネル10の走査線が320本)であり、1秒間に60フレームの表示画行われる場合、1H期間は図11(B)に示すように約52μsecである。求め方としては、1sec÷60フレーム÷320≒52μsecである。これに対して、ワード線の選択は図11(B)に示すようにおよそ40nsecで行われる。つまり、1H期間に対して十分に短い期間に複数回のワード線選択(RAM200からのデータ読み出し)が行われるため、表示パネル10に対する画質の劣化に問題は生じない。
【0093】
また、Mの値は、次式で得ることができる。なお、BNKは、BANK数を示し、Nは1H期間に行われる読み出し回数を示し、Gは階調ビット数を示す。また、ピクセル数PX×3とは、表示パネル10のデータ線に対応する画素数(又は表示パネル10のデータ線の本数DLN)を意味する。
【0094】
【数3】


【0095】
なお、本実施形態ではセンスアンプ回路210はラッチ機能を有するが、これに限定されない。例えばセンスアンプ回路210はラッチ機能を有さないものであっても良い。
【0096】
2.4.データ線ドライバの細分割
図13は、1ピクセルを構成する各サブピクセルのうち、一例としてR用サブピクセルについてRAM200とデータ線ドライバ100の関係を説明するための図である。
【0097】
例えば各サブピクセルの階調のGビットが64階調である6ビットに設定された場合、R用サブピクセルのデータ線駆動セル110A−R及び110B−Rには、6ビットのデータがRAM200から供給される。6ビットのデータを供給するために、RAM200のセンスアンプ回路210に含まれる複数のセンスアンプ211のうち例えば6つのセンスアンプ211が各データ線駆動セル110に対応する。
【0098】
例えば、データ線駆動セル110A−RのY方向の長さSCYは、6つのセンスアンプ211のY方向の長さSAYに納める必要がある。同様に各データ線駆動セル110のY方向の長さは6つのセンスアンプ211の長さSAYに納める必要がある。長さSCYを6つのセンスアンプ211の長さSAYに納めることができない場合には、データ線ドライバ100のY方向の長さが、RAM200の長さRYよりも大きくなってしまい、レイアウト的に効率の悪い状態になってしまう。
【0099】
RAM200はプロセス的に微細化が進み、センスアンプ211のサイズも小さい。一方、図7に示すように、データ線駆動セル110には複数の回路が設けられている。特に、DAC120やラッチ回路130は回路サイズが大きくなり、小さく設計することが難しい。さらに、DAC120やラッチ回路130は入力されるビット数が増えると大きくなる。つまり、長さSCYを6つのセンスアンプ211のトータル長さSAYに納めることが困難である場合がある。
【0100】
これに対して、本実施形態では、1H内読み出し回数Nで分割されたデータ線ドライバ100A,100Bをさらにk(kは2以上の整数)分割し、X方向にスタックすることができる。図14は、1H期間にN=2回読み出しを行うように設定されたRAM200において、データ線ドライバ100A及び100Bがそれぞれk=2分割されてスタックされた構成例を示す。なお、図14では、2回読み出しに設定されたRAM200についての構成例であり、これに限定されない。例えばN=4回読み出しに設定されている場合には、データ線ドライバはX方向において4×2=8段に分割される。
【0101】
図13の各データ線ドライバ100A、100Bは、図14に示すように、それぞれが、データ線ドライバ100A1及び100A2、データ線ドライバ100B1及び100B2に分割されている。そして、データ線駆動セル110A1−R等はそのY方向の長さがSCY2に設定されている。長さSCY2は、図14によるとセンスアンプ211がG×2個配列された場合のY方向の長さSAY2に収まるように設定されている。つまり、各データ線駆動セル110を形成する際に、図13に比べてY方向に許容される長さが拡大され、レイアウト的に効率の良い設計が可能である。
【0102】
次に図14における構成の動作を説明する。例えばワード線WL1が選択されると、各センスアンプブロック210−1、210−2、210−3、210−4等を介して計Mビットのデータがデータ線ドライバ100A1、100A2、100B1、100B2の少なくともいずれかに供給される。このとき、例えば、センスアンプブロック210−1から出力されるGビットのデータは、例えばデータ線駆動セル110A1−R及び110B1−Rに供給される。そして、センスアンプブロック210−2から出力されるGビットのデータは、例えばデータ線駆動セル110A2−R及び110B2−Rに供給される。
【0103】
このとき、図11(B)に示すタイミングチャートと同様に、ワード線WL1が選択されたときに対応してラッチ信号SLA(広義には第1のラッチ信号)が立ち下がる。そして、このラッチ信号SLAはデータ線駆動セル110A1−Rを含むデータ線ドライバ100A1及びデータ線駆動セル110A2−Rを含むデータ線ドライバ100A2に供給される。従って、ワード線WL1の選択によってセンスアンプブロック210−1から出力されるGビットのデータ(メモリセル群MCS11に格納されているデータ)はデータ線駆動セル110A1−Rにラッチされる。同様に、ワード線WL1の選択によってセンスアンプブロック210−2から出力されるGビットのデータ(メモリセル群MCS12に格納されているデータ)はデータ線駆動セル110A2−Rにラッチされる。
【0104】
センスアンプブロック210−3、210−4についても上記と同様であり、データ線駆動セル110A1−Gにはメモリセル群MCS13に格納されているデータがラッチされ、データ線駆動セル110A2−Gにはメモリセル群MCS14に格納されているデータがラッチされる。
【0105】
また、ワード線WL2が選択される場合は、ワード線WL2の選択に対応してラッチ信号SLBが(広義には第Nのラッチ信号)立ち下がる。そして、このラッチ信号SLBはデータ線駆動セル110B1−Rを含むデータ線ドライバ100B1及びデータ線駆動セル110B2−Rを含むデータ線ドライバ100B2に供給される。従って、ワード線WL2の選択によってセンスアンプブロック210−1から出力されるGビットのデータ(メモリセル群MCS21に格納されているデータ)はデータ線駆動セル110B1−Rにラッチされる。同様に、ワード線WL2の選択によってセンスアンプブロック210−2から出力されるGビットのデータ(メモリセル群MCS22に格納されているデータ)はデータ線駆動セル110B2−Rにラッチされる。
【0106】
ワード線WL2の選択においても、センスアンプブロック210−3、210−4については上記と同様であり、データ線駆動セル110B1−Gにはメモリセル群MCS23に格納されているデータがラッチされ、データ線駆動セル110B2−Gにはメモリセル群MCS24に格納されているデータがラッチされる。
【0107】
このようにデータ線ドライバ100A、100Bが分割された場合において、RAM200に格納されるデータを図15(B)に示す。図15(B)に示すようにRAM200には、Y方向に沿ってR用サブピクセルデータ、R用サブピクセルデータ、G用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータ、B用サブピクセルデータ・・・という順番でデータが格納される。一方、図13のような構成の場合には、図15(A)に示すようにRAM200には、Y方向に沿ってR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータ、R用サブピクセルデータ・・・という順番でデータが格納される。
【0108】
なお、図13では長さSAYは6つのセンスアンプ211に示されているが、これに限定されない。例えば、階調度が8ビットの場合には長さSAYは8つのセンスアンプ211の長さに相当する。
【0109】
また、図14では一例として各データ線ドライバ100A、100Bをそれぞれk=2分割する構成が示されているが、これに限定されない。例えば3分割でも良いし、4分割でも良い。そして、例えばデータ線ドライバ100Aを3分割した場合、3分割されたものに同じラッチ信号SLAを供給するようにすればよい。また、1H読み出し回数と等しい分割数Nの変形例として、N=3分割した場合には、それぞれをR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータのドライバとすることができる。その構成を図16に示す。図16では、3つに分割されたデータ線ドライバ101A1、101A2、101A3が示されている。データ線ドライバ101A1は、データ線駆動セル111A1を含み、データ線ドライバ101A2は、データ線駆動セル111A2を含み、データ線ドライバ101A3は、データ線駆動セル111A3を含む。
【0110】
そして、ワード線WL1の選択に対応してラッチ信号SLAが立ち下がる。前述と同様にラッチ信号SLAは、各データ線ドライバ101A1、101A2、101A3に供給される。
【0111】
このようにすると、ワード線WL1の選択によって、メモリセル群MCS11に格納されているデータが例えばR用サブピクセルデータとしてデータ線駆動セル111A1に格納される。同様にメモリセル群MCS12に格納されているデータが例えばG用サブピクセルデータとしてデータ線駆動セル111A2に格納され、メモリセル群MCS13に格納されているデータが例えばB用サブピクセルデータとしてデータ線駆動セル111A3に格納される。
【0112】
従って、図15(A)のようにRAM200に書き込まれるデータをY方向でR用サブピクセルデータ、G用サブピクセルデータ、B用サブピクセルデータという順番に配列することができる。この場合も、各データ線ドライバ101A1、101A2、101A3をさらにk分割することができる。
【0113】
3.RAM
3.1.メモリセルの構成
各メモリセルMCは例えばSRAM(Static-Random-Access-Memory)で構成することができる。図17(A)にメモリセルMCの回路の一例を示す。また、図17(B)にメモリセルMCのレイアウトの一例を示す。
【0114】
図17(B)に示すように、メモリセルMCはメインワード線MWLとサブワード線SWLを含み、これらは方向DR1(広義には、メモリセルの短辺の延びる方向)に沿って延在形成されている。また、メモリセルMCはビット線BL及びビット線/BLを含み、これらは、方向DR2(広義には、メモリセルの長辺の延びる方向)に沿って延在形成されている。本実施形態では、メモリセルMCは例えば5層の金属配線を用いて形成される。そして、ビット線BL、/BLは例えば第3層の金属配線層に形成され、その下層の第2層の金属配線層にメインワード線MWLが形成される。サブワード線SWLは例えばポリシリコン等の導電体で形成される。
【0115】
メモリセルMCのサイズにおいて、ビット線BL、/BLに沿った長さMCX(広義にはメモリセルの長辺)は、メインワード線MWL又はサブワード線SWLに沿った長さMCY(広義にはメモリセルの短辺)に比べて十分に長い。本実施形態では、このようなレイアウトのメモリセルMCをRAM200に用いることができるが、これに限定されない。例えば、メモリセルMCは、長さMCXよりも長さMCYが長く設定されてもよい。
【0116】
なお、本実施形態では、メインワード線MWL及びサブワード線SWLが所定の複数の箇所で電気的に接続されている。これにより、サブワード線SWLを金属配線であるメインワード線MWLを用いて低抵抗化することができる。また、本実施形態では、メインワード線MWL及びサブワード線SWLを1本のワード線WLとみなすことができる。
【0117】
3.2.センスアンプの共用
図18(A)に示すようにセンスアンプ211のY方向の長さSAY3は、メモリセルMCの長さMCYよりも十分に大きい。このため、ワード線WLを選択する際に、一つのセンスアンプ211に対して一つのメモリセルMCを対応させるレイアウトは、効率が悪い。
【0118】
これに対して、本実施形態では、このようなメモリセルMCであっても効率的にレイアウト配置可能にすることができる。図18(B)に示すように、ワード線WLの選択において、一つのセンスアンプ211に対して複数(例えば2つ)のメモリセルMCを対応させる。これにより、センスアンプ211の長さSAY3とメモリセルMCの長さMCYの差を問題とせずに、効率的にメモリセルMCをRAM200に配列することができる。
【0119】
図18(B)によると、選択型センスアンプSSAは、センスアンプ211と、スイッチ回路220と、スイッチ回路230を含む。選択型センスアンプSSAには、ビット線対BL、/BLが例えば2組接続されている。
【0120】
スイッチ回路220は、選択信号COLA(広義にはセンスアンプ用選択信号)に基づいて、一方の組のビット線対BL、/BLをセンスアンプ211に接続する。同様にスイッチ回路230は、選択信号COLBに基づいて、他方の組のビット線対BL、/BLをセンスアンプ211に接続する。なお、選択信号COLA、COLBは、例えばその信号レベルが排他的に制御される。具体的には、選択信号COLAがスイッチ回路220をアクティブに設定する信号に設定された場合には、選択信号COLBはスイッチ回路230をノンアクティブに設定する信号に設定される。即ち、選択型センスアンプSSAは例えば2組のビット線対BL、/BLによって供給される2ビット(広義にはNビット又はLビット)のデータのうちのいずれか1ビットのデータを選択して対応するデータを出力する。
【0121】
図19に選択型センスアンプSSAが設けられたRAM200を示す。図19では、一例として、1H期間に2回(広義にはN回)読み出しを行う場合であり、例えば階調度のGビットが6ビットである場合の構成が示されている。このような場合、RAM200には、図20に示すようにM個の選択型センスアンプSSAが設けられる。従って、1回のワード線WLの選択によってデータ線ドライバ100に供給されるデータは計Mビットである。これに対して、図20のRAM200にはメモリセルMCがY方向においてM×2(広義にはM×L)個配列されている。そして、X方向では、ピクセル数PYと同じ個数のメモリセルMCが配列されている。例えば図13に示すような場合であって、1H期間に2回読み出しが行われる場合には、RAM200のX方向に配列されるメモリセルMCの数は、ピクセル数PY×読み出し回数(2回)である。これに対して、図20のRAM200では、選択型センスアンプSSAに2組のビット線対BL、/BLが接続されているため、RAM200のX方向に配列されるメモリセルMCの数はピクセル数PYと同じ個数でよい。
【0122】
図20では、1H期間の読み出し回数Nが2であり、Y方向に配列されているメモリセルMCの数がM×2個であるが、これに限定されない。例えば、RAM200には、Y方向にM×L個のメモリセルが配列されても良い。この場合、RAM200のX方向に配列されるメモリセルMCの数は、表示パネル10の走査線の本数をSCN本とすると、1H期間の読み出し回数N×走査線の本数SCN/Lで求めることができる。このような構成の場合、センスアンプ回路210には、M×Lビットのデータが1回のワード線WLの選択により供給される。そして、センスアンプ回路210はM×LビットのデータのうちのMビットのデータをデータ線ドライバ100に出力する。
【0123】
これにより、メモリセルMCの長さMCXが長さMCYより長い場合であっても、RAM200のX方向のサイズが大きくならないようにすることができる。
【0124】
3.3.動作
次に図19に示すRAM200の動作を説明する。本実施形態では、1H期間にワード線の選択をN回行うことができる。そして、そのバリエーションはいくつかあり、N回の選択のうちのL(L≦N)回を同一のワード線に対して行う方法と、N回の選択を異なるN本のワード線に割り当てる方法が挙げられる。
【0125】
まずその一つの方法である前者の一例としてN=Lである場合を図21(A)、図21(B)のタイミングチャートを用いて説明する。
【0126】
図21(A)のB1に示すタイミングで選択信号COLAがアクティブに設定され、B2に示すタイミングでワード線WL1が選択される。このとき、選択信号COLAがアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC、つまりメモリセルMC−1Aのデータを検出して出力する。そして、B3のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Aに格納されているデータをラッチする。
【0127】
また、B4のタイミングで選択信号COLBがアクティブに設定され、B5に示すタイミングでワード線WL1が選択される。このとき、選択信号COLBがアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC、つまりメモリセルMC−1Bのデータを検出して出力する。そして、B6のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−1Bに格納されているデータをラッチする。なお、図21(A)では、2回読み出しのうち、2回ともワード線WL1が選択される。
【0128】
これにより、1H期間の2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
【0129】
また、図21(B)には、ワード線WL2が選択される場合のタイミングチャートが示されている。動作は上記と同様であり、その結果、ワード線WL2がB7やB8に示すように選択される場合には、メモリセルMC−2Aのデータがデータ線駆動セル110A−Rにラッチされ、メモリセルMC−2Bのデータがデータ線駆動セル110B−Rにラッチされる。
【0130】
これにより、図21(A)の1H期間とは異なる1H期間での2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
【0131】
このような読み出し方法に対して、RAM200の各メモリセルMCには、図22に示すようにデータが格納される。例えば、データRA−1〜RA−6はデータ線駆動セル110A−Rに供給するためのR画素の6ビットのデータであり、データRB−1〜RB−6はデータ線駆動セル110B−Rに供給するためのR画素の6ビットのデータである。
【0132】
図22に示すように、例えばワード線WL1に対応するメモリセルMCには、Y方向に沿って、データRA−1(データ線ドライバ100Aがラッチするためのデータ)、RB−1(データ線ドライバ100Bがラッチするためのデータ)、RA−2(データ線ドライバ100Aがラッチするためのデータ)、RB−2(データ線ドライバ100Bがラッチするためのデータ)、RA−3(データ線ドライバ100Aがラッチするためのデータ)、RB−3(データ線ドライバ100Bがラッチするためのデータ)・・という順番で格納される。即ち、RAM200には、Y方向に沿って(データ線ドライバ100Aがラッチするためのデータ)と(データ線ドライバ100Bがラッチするためのデータ)が交互に格納される。
【0133】
なお、図21(A)、図21(B)に示す読み出し方法は、1H期間に2回読み出しを行うが、1H期間に同一のワード線WLが選択される。
【0134】
上記には、1回のワード線の選択において選択されるメモリセルMCのうち、各選択型センスアンプSSAは2個のメモリセルMCからデータを受ける内容が開示されているが、これに限定されない。例えば、1回のワード線の選択において選択されるメモリセルMCのうち、各選択型センスアンプSSAがN個のメモリセルMCからNビットのデータを受けるような構成でも良い。その場合には、選択型センスアンプSSAは、同一のワード線の1回目の選択の際には、第1〜第NのメモリセルMCのN個のメモリセルMCのうち、第1のメモリセルMCから受ける1ビットのデータを選択する。また、選択型センスアンプSSAはK(1≦K≦N)回目のワード線の選択の際には、第KのメモリセルMCから受ける1ビットのデータを選択する。
【0135】
図18(A)及び図18(B)の変形例としてL<Nである場合は、1H期間にL回選択される同一のワード線WLを(N/L)本選択し、1H期間にRAM200よりデータが読み出される回数が(N/L×L=N)回とすることができる。例えば、N=4、L=2とすると、図18(A)及び図18(B)に示す4回のワード線選択が同一水平走査期間1H内に実施される。すなわち、1H期間内にワード線WL1を2回、ワード線WL2を2回選択することで、N=4回読出しする方法である。
【0136】
また、L<Lである場合には、1H期間に同一のワード線をL回選択し、残りの回数である(N−L)回を異なるワード線の選択に割り当てる方法でも良い。例えば、N=4、L=2とした場合、1H期間に同一のワード線を2回選択し、異なる2本ワード線を1回ずつ選択するようにしてもよい。また、N=6、L=2とした場合に、1H期間に異なる2本のワード線を2回ずつ選択し、さらに異なる2本のワード線をそれぞれ1回ずつ選択して計6回の選択を行うようにしても良い。
【0137】
次に後者の制御方法を図23(A)及び図23(B)を用いて説明する。この場合、1H期間に2本(N本)の異なるワード線が選択される。また、一垂直走査期間において同一のワード線が2回(L回)選択される。
【0138】
図23(A)のC1に示すタイミングで選択信号COLAがアクティブに設定され、C2に示すタイミングでワード線WL1が選択される。これにより図19のメモリセルMC−1A及びMC−1Bが選択される。このとき、選択信号COLAがアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC(広義には第1のメモリセル)、つまりメモリセルMC−1Aのデータを検出して出力する。そして、C3のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Aに格納されているデータをラッチする。
【0139】
また、C4に示すタイミングでワード線WL2が選択され、メモリセルMC−2A及びMC−2Bが選択される。このとき、選択信号COLAはアクティブであるため、選択型センスアンプSSAはA側のメモリセルMC、つまりメモリセルMC−2Aのデータを検出して出力する。そして、C5のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−2Aに格納されているデータをラッチする。
【0140】
これにより、1H期間の2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
【0141】
また、図23(A)で示される1H期間とは異なる1H期間での読み出しを図23(B)を用いて説明する。図23(B)のC6に示すタイミングで選択信号COLBがアクティブに設定され、C7に示すタイミングでワード線WL1が選択される。これにより図19のメモリセルMC−1A及びMC−1Bが選択される。このとき、選択信号COLBがアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC(広義には第1〜第Nのメモリセルのうちの第1のメモリセルと異なるメモリセル)、つまりメモリセルMC−1Bのデータを検出して出力する。そして、C8のタイミングでラッチ信号SLAが立ち下がると、データ線駆動セル110A−Rは、メモリセルMC−1Bに格納されているデータをラッチする。
【0142】
また、C9に示すタイミングでワード線WL2が選択され、メモリセルMC−2A及びMC−2Bが選択される。このとき、選択信号COLBはアクティブであるため、選択型センスアンプSSAはB側のメモリセルMC、つまりメモリセルMC−2Bのデータを検出して出力する。そして、C10のタイミングでラッチ信号SLBが立ち下がると、データ線駆動セル110B−Rは、メモリセルMC−2Bに格納されているデータをラッチする。
【0143】
これにより、図23(A)の1H期間とは異なる1H期間での2回読み出しによるデータ線ドライバ100のデータラッチが完了する。
【0144】
このような読み出し方法に対して、RAM200の各メモリセルMCには、図24に示すようにデータが格納される。例えば、データRA−1A〜RA−6A及びデータRA−1B〜RA−6Bはデータ線駆動セル110A−Rに供給するためのR用サブピクセルのための6ビットのデータである。データRA−1A〜RA−6Aは図23(A)に示す1H期間におけるR用サブピクセルデータであり、データRA−1B〜RA−6Bは図23(B)に示す1H期間におけるR用サブピクセルデータである。
【0145】
また、データRB−1A〜RB−6A及びデータRB−1B〜RB−6Bはデータ線駆動セル110B−Rに供給するためのR用サブピクセルのための6ビットのデータである。データRB−1A〜RB−6Aは図23(A)に示す1H期間におけるR用サブピクセルデータであり、データRB−1B〜RB−6Bは図23(B)に示す1H期間におけるR用サブピクセルデータである。
【0146】
図24に示すように、RAM200には、X方向に沿ってデータRA−1A(データ線ドライバ100Aがラッチするためのデータ)、RB−1A(データ線ドライバ100Bがラッチするためのデータ)という順番に各メモリセルMCに格納される。
【0147】
また、RAM200には、Y方向に沿って、データRA−1A(図23(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−1B(図23(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−2A(図23(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)、データRA−2B(図23(A)の1H期間にデータ線ドライバ100Aがラッチするためのデータ)・・という順番で格納される。即ち、RAM200には、Y方向に沿って、ある1H期間にデータ線ドライバ100Aにラッチされるデータと、その1H期間とは異なる他の1H期間にデータ線ドライバ100Aにラッチされるデータとが、交互に格納される。
【0148】
なお図23(A)、図23(B)に示す読み出し方法は、1H期間に2回読み出しを行うが、1H期間に異なるワード線WLが選択される。そして、1垂直期間(つまり、1フレーム期間)に同一のワード線が2回選択される。これは、選択型センスアンプSSAが2組のビット線対BL、/BLを接続するからである。従って、選択型センスアンプSSAに3組又はそれ以上のビット線BL、/BLが接続される場合には、1垂直期間に同一のワード線が3回又はそれ以上の回数だけ選択されることになる。
【0149】
なお、本実施形態では、上述されたワード線WLの制御は、例えば図4のワード線制御回路240によって制御される。
【0150】
3.4.ワード線制御回路の配置
本実施形態では、RAM200のY方向に沿って配列されたメモリセルの数がM×2個である場合、図25に示すようにローデコーダ(広義にはワード線制御回路)242をY方向において、およそ真ん中に設けることができる。
【0151】
図25に示すように、RAM200A及び200Bの各々には、Y方向に沿ってそれぞれ、例えばM個のメモリセルMCが配列されている。そして、ローデコーダ242は、CPU/LCD制御回路250からの信号に基づいて、RAM200A及び200Bのワード線WLを制御する。CPU/LCD制御回路250は例えば外部のホストの制御に基づいて、ローデコーダ242、出力回路260A、260B、CPUライト/リード回路280A、280B、カラムデコーダ270A及び270Bを制御する。
【0152】
CPUライト/リード回路280A、280BはCPU/LCD制御回路250からの信号に基づいて、ホスト側からのデータをRAM200に書き込んだり、RAM200に格納されているデータを読み出して例えばホスト側に出力する制御を行ったりする。カラムデコーダ270A、270Bは、CPU/LCD制御回路250からの信号に基づいて、RAM200のビット線BL、/BLの選択制御を行う。
【0153】
また、各RAM200A及び200BのY方向に沿って配列されるメモリセルMCの数はMに限定されない。例えば、RAM200Aには、Y方向に沿ってM−α(αは任意の正の整数)個のメモリセルMCが配列され、RAM200BにはY方向に沿ってM+α個のメモリセルMCが配列されても良い。またはその逆でも良い。
【0154】
なお、出力回路260A、260Bは、例えば複数の選択型センスアンプSSAを含み、例えばワード線WL1A、WL1Bの選択によって各RAM200A、200Bから出力されるデータの合計Mビットのデータをデータ線ドライバ100に出力する。
【0155】
本実施形態では、選択型センスアンプSSAに例えば2組のビット線対BL、/BLが接続される場合、図20に示すようにRAM200には、Y方向に沿ってM×2個のメモリセルが配列されることになる。このような場合、1ワード線WLに接続されるメモリセルMCの数がM×2個となり、1ワード線WLに寄生する容量が増える。その結果、ワード線制御回路によるワード線選択に必要な消費電力が増大し、低消費電力化の妨げとなる。また、寄生容量に起因して、ワード線に選択電圧が供給された場合の電圧の立ち上がり遅延を生じ、各メモリセルMCの読み出しを安定させるために読み出し時間を長くする必要がある場合もある。これを回避する方法に、本来1本のワード線を複数本にブロック分割し、1本あたりに接続されるメモリセルMCを減らす方法が挙げられる。
【0156】
しかしながら、この方法では、メモリセルMCにメインワード線MWL及びサブワード線SWLを形成する必要がある。また、ワード線のブロック化によって、その制御も複雑になり、その制御回路も必要となる。即ち、設計コスト及び製造コストの削減の妨げとなる。
【0157】
これらに対して、本実施形態では、ローデコーダ242が図25に示すようにY方向のおよそ中央に設けられている。また、図17(B)及び図18(A)に示すようにメモリセルMCの長さMCYが長さMCXに比べて十分に短いので、ワード線のY方向の長さがあまり長くならない。このような構成にすることで、ワード線WLをブロック化しなくても、低消費電力化が可能である。
【0158】
また、ローデコーダ242は、データ線ドライバ100にデータ出力する際には、RAM200A及び200Bのワード線WLを選択制御するが、ホスト側からのアクセスに対しては、RAM200A又は200Bのいずれか必要な方のワード線制御を行う。こうすることによって、さらに低消費電力化が可能となる。
【0159】
図26(A)及び図26(B)は、上記のような制御を説明するための図である。ローデコーダ242は、例えば複数の一致検出回路242−1を含む。またRAM200には、複数のAND回路(論理積回路)242−2及び242−3が設けられ、AND回路242−2には例えばCPU/LCD制御回路250から制御信号/R0が入力される。また、AND回路242−3には、例えばCPU/LCD制御回路250から制御信号R0が入力される。また、AND回路242−2及び242−3には一致検出回路242−1の出力が供給される。
【0160】
なお、AND回路242−2及び242−3は、ローデコーダ242に設けられても良いし、RAM200A、200B側に設けられても良い。
【0161】
例えばCPU/LCD制御回路250から指定されるワード線アドレスWADをローデコーダ242が受けると、いずれかの一致検出回路242−1において一致検出がされる。例えば一致検出回路242−1に入力される信号の論理積が論理“1”である場合、その一致検出回路242−1は一致を検出する。一致を検出した一致検出回路242−1は、ノードNDに例えば論理レベル“1”の信号を出力する。ノードNDに出力された論理レベル“1”の信号はAND回路242−2及び242−3に供給される。
【0162】
このとき、図26(B)に示すように、CPUアクセス時(広義にはホスト側からのアクセス時)には制御信号R0及び/R0は排他的な信号に設定される。具体的には、図26(B)に示すように、制御信号/R0がHレベル(又は論理レベル“1”)に設定され、制御信号R0がLレベル(又は論理レベル“0”)に設定される場合には、AND回路242−2は、論理レベル“1”の信号を出力する。これにより、RAM200A側のワード線WL1Aが選択される。AND回路242−3は、制御信号R0がLレベルに設定されているため、論理レベル“0”を出力する。そのため、RAM200B側のワード線WL1Bは選択されない。
【0163】
RAM200B側のワード線WL1Bを選択する場合には、図26(B)に示すように制御信号R0、/R0が、上記の逆のパターンに設定されればよい。
【0164】
なお、データ線ドライバ100に出力するLCD出力時には、制御信号R0、/R0がHレベル(例えば論理レベル“1”)に設定されるため、一致検出された一致検出回路242−1に対応するRAM200A側及び200B側のワード線が選択される。
【0165】
上記により、ローデコーダ242は、ホスト側からのアクセスに対して、RAM200A側又は200B側のいずれかのワード線を選択するため、消費電力の低減が可能である。
【0166】
3.5.カラムデコーダの配置
図3(A)のようにRAM200が配置された場合、図27に示すようにカラムデコーダ272Aを、RAM200−1側のRAM200A−1とRAM200−2側の200A−2に共用させ、カラムデコーダ272Bを、RAM200−1側の200B−1と、RAM200−2側の200B−2とに共用させて設計することができるので、重複する部品の省略などが可能となる。これにより、図25のカラムデコーダ270A及び270BをX方向に各二つ並べる場合よりも小さく、図27のカラムデコーダ272A、272BのX方向のサイズを設計することができる。
【0167】
また、CPU/LCD制御回路252をRAM200−1側とRAM200−2側とで共用するように設計することができるので、重複する部品の省略が可能となる。これにより、図25のCPU/LCD制御回路250をX方向に二つ並べるよりも小さく、図27のCPU/LCD制御回路252のX方向のサイズを設計することができる。
【0168】
上記により、図27のX方向におけるRAM200−1、200−2間の幅BDXを短く設計することができる。これにより、表示ドライバ20に効率よくRAM200を納めることができる。
【0169】
4.変形例
図28に本実施形態に係る変形例を示す。例えば図11(A)では、データ線ドライバ100A及び100BがX方向に分割されている。そして、各データ線ドライバ100A、100Bにはそれぞれ、カラー表示の場合、R用サブピクセルのデータ線駆動セル、G用サブピクセルのデータ線駆動セル、B用サブピクセルのデータ線駆動セルが設けられている。
【0170】
これに対して、図28の変形例では、データ線ドライバ100−R、100−G、100−Bの3つがX方向に分割されている。そして、データ線ドライバ100−Rには、複数のR用サブピクセルのデータ線駆動セル110−R1、110−R2・・が設けられ、データ線ドライバ100−Gには、複数のG用サブピクセルのデータ線駆動セル110−G1、110−G2・・が設けられている。同様にしてデータ線ドライバ100−Bには、複数のB用サブピクセルのデータ線駆動セル110−B1、110−B2・・が設けられている。
【0171】
そして、図28の変形例では、1H期間に3回読み出しが行われる。例えば、ワード線WL1が選択されると、それに応じて、データ線ドライバ100−RがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS31に格納されているデータがデータ線駆動セル110−R1にラッチされる。
【0172】
また、ワード線WL2が選択されると、それに応じて、データ線ドライバ100−GがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS32に格納されているデータがデータ線駆動セル110−G1にラッチされる。
【0173】
また、ワード線WL3が選択されると、それに応じて、データ線ドライバ100−BがRAM200から出力されるデータをラッチする。これにより、例えばメモリセル群MCS33に格納されているデータがデータ線駆動セル110−B1にラッチされる。
【0174】
メモリセル群MCS34、MCS35、MCS36についても上記と同様であり、それぞれが、図28に示すようにデータ線駆動セル110−R2、110−G2、110−B2のいずれかに格納されている。
【0175】
図29は、この3回読み出しによる動作のタイミングチャートを示す図である。図29のD1のタイミングでワード線WL1が選択され、D2のタイミングでデータ線ドライバ100−RがRAM200からのデータをラッチする。これにより、上記のようにワード線WL1の選択により出力されるデータがデータ線ドライバ100−Rにラッチされる。
【0176】
また、D3のタイミングでワード線WL2が選択され、D4のタイミングでデータ線ドライバ100−GがRAM200からのデータをラッチする。これにより、上記のようにワード線WL2の選択により出力されるデータがデータ線ドライバ100−Gにラッチされる。
【0177】
また、D5のタイミングでワード線WL3が選択され、D6のタイミングでデータ線ドライバ100−BがRAM200からのデータをラッチする。これにより、上記のようにワード線WL3の選択により出力されるデータがデータ線ドライバ100−Bにラッチされる。
【0178】
上記のように動作する場合、RAM200のメモリセルMCには、図30に示すようにデータが格納される。例えば、図30のデータR1−1は、R用サブピクセルが6ビットの階調度である場合のその1ビットのデータを示し、例えば1つのメモリセルMCに格納される。
【0179】
例えば図28のメモリセル群MCS31には、データR1−1〜R1−6が格納され、メモリセル群MCS32には、データG1−1〜G1−6が格納され、メモリセル群MCS33には、データB1−1〜B1−6が格納される。同様にして、メモリセル群MCS33〜MCS36には、図30に示すようにデータR2−1〜R2−6、G2−1〜G2−6、B2−1〜B2−6が格納される。
【0180】
例えば、メモリセル群MCS31〜MCS33に格納されるデータを1ピクセルのデータとみなすことができ、メモリセル群MCS34〜MSC36に格納されるデータに対応するデータ線とは異なるデータ線を駆動するためのデータである。従って、RAM200には、Y方向に沿って1ピクセル毎のデータを順に書き込むことができる。
【0181】
また、表示パネル10に設けられている複数のデータ線のうち、例えばR用サブピクセルに対応するデータ線を駆動し、次にG用サブピクセルに対応するデータ線を駆動し、そしてB用サブピクセルに対応するデータ線を駆動する。これにより、1H期間に3回読み出しを行った場合に各回の読み出しにおいて遅延が生じても、例えばR用サブピクセルに対応するデータ線が全て駆動されているので、遅延によって表示されない領域の面積が小さくなる。従って、ちらつき等の表示劣化を緩和することができる。
【0182】
5.本実施形態の効果
本実施形態では、図31(A)に示すように、表示ドライバ20に、RAM200がX方向に沿って配置されている。RAM200とRAM200の間には他の回路ブロックが配置されても良いし、RAM200同士が隣接するように配置されても良い。図31(B)は、図31(A)のRAM200を説明する図である。図31(B)に示すようにメモリセルMCは、その長辺がX方向に沿うように配置され、その短辺がY方向に沿うように配置されている。これにより、表示ドライバ20がX方向に長い場合に対しても効率よくメモリセルMCをRAM200に配列することができるため、効率のようレイアウトが可能となる。
【0183】
また、RAM200は、一回のワード線の選択によって、Mビットのデータを出力する。このとき、センスアンプ回路210は、M×L個のメモリセルMCから計M×Lビットのデータを受け、そのうちのMビットのデータを出力する。少なくとも一垂直走査期間において同一のワード線をL回選択することで、Y方向に沿って配列されているM×L個のメモリセルからデータを読み出すことができる。このようにすることで、1H期間にN回のワード線の選択を行う場合に、RAM200のX方向に配列されるメモリセルMCの数は、1H期間の読み出し回数×表示パネルの走査線の本数SCN/Lで示すことができる。つまり、Y方向にM×L個のメモリセルMCを配列することで、RAM200のX方向のサイズを短くすることができる。また、Lの値を適宜に設定することでRAM200のX方向のサイズを調整することができる。従って、RAM200を効率よくレイアウトすることができる。
【0184】
上述のように本実施形態では、1H期間に複数回の読み出しをRAM200に対して行う。そのため、上述されたように、1ワード線あたりのメモリセルMCの数を少なくすることや、データ線ドライバ100の分割化が可能となる。例えば1H期間の読み出し回数を調整することで1ワード線に対応するメモリセルMCの配列数を調整できるので、RAM200のX方向の長さRX及びY方向の長さRYを適宜に調整することができる。また、1H期間の読み出し回数を調整することでデータ線ドライバ100の分割数も変更できる。
【0185】
また、対象となる表示パネル10の表示領域12に設けられたデータ線の数に応じて、データ線ドライバ100及びRAM200のブロック数を変更したり、各データ線ドライバ100及びRAM200のレイアウトサイズを変更したりすることも容易になる。このため、表示ドライバ20に搭載される他の回路を考慮した設計が可能となり、表示ドライバ20の設計コストの削減が可能となる。例えば、対象となる表示パネル10に変更があり、データ線の数だけ変更された場合、データ線ドライバ100及びRAM200が主に変更の対象となる場合がある。この場合、本実施形態では、データ線ドライバ100及びRAM200のレイアウトサイズを柔軟に設計できるため、他の回路においては従来のライブラリを流用できる場合がある。従って、本実施形態では、限られたスペースを有効に利用することができ、表示ドライバ20の設計コストを削減できる。
【0186】
また、本実施形態では、1H期間に複数回読み出しを行うため、図18(A)に示すようにセンスアンプSSAにより、Mビットのデータが出力されるRAM200に対して、Y方向にM×2個のメモリセルMCを設けることができる。これにより、効率よくメモリセルMCを配列することができるので、チップ面積の縮小を可能とする。
【0187】
また、図8の比較例の表示ドライバ24では、ワード線WLが非常に長いため、RAM205からのデータ読み出しの遅延によるバラツキが生じないようにするために、ある程度の電力を必要とする。また、ワード線WLが非常に長いため、ワード線WL1本あたりに接続されるメモリセルの数も増大し、ワード線WLに寄生される容量が増大する。この寄生容量の増大に対しては、ワード線WLを分割して制御することで対処可能であるが、そのための回路が別途必要となる。
【0188】
これに対して、本実施形態では、例えば図11(A)に示すようにワード線WL1、WL2等がY方向に沿って延在形成されており、その各々の長さが比較例のワード線WLに比べて十分に短い。そのため、1回のワード線WL1の選択に要する電力は小さくなる。これにより、1H期間に複数回読み出しを行った場合にも消費電力の増大を防ぐことができる。
【0189】
また、図3(A)に示すように例えば、RAM200が4BANK設けられている場合、RAM200では、図11(B)に示すようにワード線を選択する信号や、ラッチ信号SLA、SLBの制御が行われる。これらの信号は、例えば4BANKのそれぞれのRAM200に共通に用いられるようにすることができる。
【0190】
具体的には、例えば図10に示すようにデータ線ドライバ100−1〜100−4には、同じデータ線制御信号SLC(データ線ドライバ用制御信号)が供給され、RAM200−1〜200−4には、同じワード線制御信号RAC(RAM用制御信号)が供給される。データ線制御信号SLCは例えば図11(B)に示されるラッチ信号SLA、SLBを含み、RAM用制御信号RACは例えば図11(B)に示されるワード線を選択する信号を含む。
【0191】
これにより、それぞれのBANKでRAM200のワード線が同じように選択され、データ線ドライバ100に供給されるラッチ信号SLA、SLB等が同じように立ち下がる。即ち、1H期間において、あるRAM200のワード線が選択されると同時に、他のRAM200のワード線も同時に選択される。このようにして、複数のデータ線ドライバ100は、複数のデータ線を正常に駆動することができる。
【0192】
なお、本実施形態では、表示ドライバ20内に設けられた複数のRAM200に対して例えば一表示画面分の画像データを格納させることができるが、これに限定されない。
【0193】
表示パネル10に対してk(kは2以上の整数)個の表示ドライバを設け、k個の表示ドライバの各々に、一表示画面分の画像データの(1/k)を格納させても良い。この場合、一表示画面のデータ線DLの総本数DLNとしたとき、k個の表示ドライバの各々が分担して駆動するデータ線本数は(DLN/k)本である。
【0194】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【0195】
【図1】図1(A)及び図1(B)は、本実施形態に係る集積回路装置を示す図である。
【図2】図2(A)は本実施形態に係る比較例の一部を示す図であり、図2(B)は本実施形態に係る集積回路装置の一部を示す図である。
【図3】図3(A)及び図3(B)は、本実施形態に係る集積回路装置の構成例を示す図である。
【図4】本実施形態に係る表示メモリの構成例である。
【図5】本実施形態に係る集積回路装置の断面図である。
【図6】図6(A)及び図6(B)は、データ線ドライバの構成例を示す図である。
【図7】本実施形態に係るデータ線駆動セルの構成例である。
【図8】本実施形態に係る比較例を示す図である。
【図9】図9(A)〜図9(D)は、本実施形態のRAMブロックの効果を説明するための図である。
【図10】本実施形態に係るRAMブロックの各々の関係を示す図である。
【図11】図11(A)及び図11(B)は、RAMブロックのデータ読み出しを説明するための図である。
【図12】本実施形態に係る分割データ線ドライバのデータラッチを説明する図である。
【図13】本実施形態に係るデータ線駆動セルとセンスアンプの関係を示す図である。
【図14】本実施形態に係る分割データ線ドライバの他の構成例である。
【図15】図15(A)及び図15(B)は、RAMブロックに格納されるデータの配列を説明する図である。
【図16】本実施形態に係る分割データ線ドライバの他の構成例である。
【図17】図17(A)及び図17(B)は、本実施形態に係るメモリセルの構成を示す図である。
【図18】図18(A)は本実施形態に係るセンスアンプとメモリセルの関係を示す図であり、図18(B)は本実施形態に係る選択型センスアンプSSAを示す図である。
【図19】本実施形態に係る分割データ線ドライバと選択型センスアンプを示す図である。
【図20】本実施形態に係るメモリセルの配列例である。
【図21】図21(A)及び図21(B)は本実施形態に係る集積回路装置の動作を示すタイミングチャートである。
【図22】本実施形態に係るRAMブロックに格納されるデータの他の配列例である。
【図23】図23(A)及び図23(B)は本実施形態に係る集積回路装置の他の動作を示すタイミングチャートである。
【図24】本実施形態に係るRAMブロックに格納されるデータの他の配列例である。
【図25】本実施形態のRAMブロックの構成例である。
【図26】図26(A)及び図26(B)は本実施形態に係るワード線制御回路を説明するための図である。
【図27】本実施形態のRAMブロックの他の構成例である。
【図28】本実施形態に係る変形例を示す図である。
【図29】本実施形態に係る変形例の動作を説明するためのタイミングチャートである。
【図30】本実施形態に係る変形例のRAMブロックに格納されるデータの配列例である。
【図31】図31(A)及び図31(B)は本実施形態に係るRAMブロックを説明するための図である。
【符号の説明】
【0196】
10 表示パネル、20 表示ドライバ(集積回路装置)、
100 データ線ドライバブロック、
100A、100A1、100A2、100−R 第1の分割データ線ドライバ、
100−G 第2の分割データ線ドライバ、
100B、100B1、100B2、100−B 第Nの分割データ線ドライバ、
200 RAMブロック、210 センスアンプ回路、
240、242 ワード線制御回路、BL ビット線、DL データ線、
MC メモリセル、R0、/R0 センスアンプ用選択信号、
SLA、SL1 第1のラッチ信号、SL2 第2のラッチ信号、
SLB、SLC 第Nのラッチ信号、SLC データ線制御信号、
RAC ワード線制御信号、WL ワード線




 

 


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