発明の名称 集積回路装置 発行国 日本国特許庁（ＪＰ） 公報種別 公開特許公報（Ａ） 公開番号 特開２００７−１２９３８（Ｐ２００７−１２９３８Ａ） 公開日 平成１９年１月１８日（２００７．１．１８） 出願番号 特願２００５−１９３０２１（Ｐ２００５−１９３０２１） 出願日 平成１７年６月３０日（２００５．６．３０） 代理人 【識別番号】１０００９０４７９ 【弁理士】 【氏名又は名称】井上 一 発明者 小松 史和 / 降矢 安成 要約 課題 高速シリアル転送の信号品質を維持できる集積回路装置を提供すること。 解決手段 回路装置に含まれるインターフェース回路ブロック１２０の短辺から対向する短辺へと向かう方向を第１の方向ＤＲ１とし、当該回路ブロック１２０の長辺から対向する長辺へと向かう方向を第２の方向ＤＲ２とした場合、当該回路ブロック１２０は、所与の処理を行う回路が形成される回路形成領域と、回路形成領域の第２の方向ＤＲ２側に配置され、長辺側に第１の方向ＤＲ１に沿って複数の入力端子が設けられる入力端子形成領域１２４と、入力端子形成領域１２４において、複数の入力端子ＰＡＤが形成される配線層の下層の配線層に、第１の方向ＤＲ１に沿って延在形成される集積回路装置用の複数の電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３とを含む。 特許請求の範囲 【請求項１】 差動信号を用いたシリアルバスを介してデータ転送を行うインターフェース回路ブロックを含む集積回路装置であって、 前記インターフェース回路ブロックの短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記インターフェース回路ブロックの長辺である第４の辺から対向する第２の辺へと向かう方向を第２の方向とした場合に、 前記インターフェース回路ブロックは、 所与の処理を行う回路が形成される回路形成領域と、 前記回路形成領域の前記第２の方向側に配置され、前記第２の辺側に前記第１の方向に沿って複数の入力端子が設けられる入力端子形成領域と、 前記入力端子形成領域において、前記複数の入力端子が形成される配線層の下層の配線層に、前記第１の方向に沿って延在形成される前記集積回路装置用の複数の電源供給線と、 を含むことを特徴とする集積回路装置。 【請求項２】 請求項１において、 前記複数の入力端子は、 前記インターフェース回路ブロックに前記差動信号を供給するための複数の差動信号入力端子と、 前記インターフェース回路ブロックに電源を供給するための複数の電源入力端子と、 を含み、 前記入力端子形成領域は、前記複数の差動信号入力端子が形成される差動信号入力端子形成領域と、前記複数の電源入力端子が形成される第１及び第２の電源入力端子形成領域を含み、 前記差動信号入力端子形成領域は、前記第１の電源入力端子形成領域と前記第２の電源入力端子形成領域との間に設けられていることを特徴とする集積回路装置。 【請求項３】 請求項２において、 前記差動信号入力端子形成領域には、前記第２の辺側に前記第１の方向に沿って前記複数の差動信号入力端子が配置され、 前記第１及び第２の電源入力端子形成領域には、前記第２の辺側に前記第１の方向に沿って前記複数の電源入力端子が形成されていることを特徴とする集積回路装置。 【請求項４】 請求項２又は３において、 前記複数の電源入力端子は、第１の電源電圧を供給するための複数の第１の電源入力端子と、前記第１の電源電圧よりも電圧の高い第２の電源電圧を供給するための複数の第２の電源入力端子と、を含み、 前記集積回路装置用の複数の電源供給線は、前記第１の電源電圧を供給するための第１の電源供給線を含むことを特徴とする集積回路装置。 【請求項５】 請求項４において、 前記第１の辺側及び前記第３の辺側の少なくとも一方側の入力端子は、前記複数の第１の電源入力端子の少なくとも一つとして設定されていることを特徴とする集積回路装置。 【請求項６】 請求項５において、 前記複数の第１の電源入力端子のうちの前記第１の辺側及び前記第３の辺側の少なくとも一方側に設けられた第１の電源入力端子は、第１の保護回路を介して前記第１の電源供給線と接続されていることを特徴とする集積回路装置。 【請求項７】 請求項６において、 前記第１の保護回路はダイオードで構成されていることを特徴とする集積回路装置。 【請求項８】 請求項４又は５において、 前記複数の第１の電源入力端子の少なくとも一つは、第１の保護回路を介して前記第１の電源供給線に接続され、 前記第１の保護回路は、前記回路形成領域内の前記入力端子形成領域側であって前記第１の辺側及び前記第３の辺側の少なくとも一方側に配置されていることを特徴とする集積回路装置。 【請求項９】 請求項４乃至８のいずれかにおいて、 前記複数の第２の電源入力端子の少なくとも一つは、デカップリングコンデンサを介して前記第１の電源供給線と接続され、 前記デカップリングコンデンサは、前記回路形成領域であって前記第１の辺側及び前記第３の辺側の少なくとも一方側に配置されていることを特徴とする集積回路装置。 【請求項１０】 請求項４乃至９のいずれかにおいて、 前記複数の第１の電源入力端子の少なくとも一つは、第２の保護回路を介して前記第１の電源供給線に接続され、 前記第２の保護回路は、前記入力端子形成領域であって、前記差動信号入力端子形成領域に形成されている差動信号入力端子と、前記第１及び第２の電源入力端子形成領域の少なくとも一方に形成されている第１の電源入力端子と、の間の入力端子が形成されない領域の下層の半導体層に形成されていることを特徴とする集積回路装置。 【請求項１１】 請求項１０において、 前記第２の保護回路は、前記複数の入力端子が形成される領域の下層の半導体層の領域には形成されないことを特徴とする集積回路装置。 【請求項１２】 請求項１１において、 前記第２の保護回路はダイオードで構成されていることを特徴とる集積回路装置。 【請求項１３】 請求項２乃至１２のいずれかにおいて、 その各々が差動信号を受信する第１〜第Ｓの受信回路と、 前記第１〜第Ｓの受信回路に定電圧を供給するためのバイアス回路と、 を含み、 前記回路形成領域において前記第１の方向に沿って、第１〜第［Ｓ／２］（［Ｘ］はＸを越えない最大の整数）の受信回路、前記バイアス回路、第（［Ｓ／２］＋１）〜第Ｓの受信回路の順に配置されていることを特徴とする集積回路装置。 【請求項１４】 請求項１３において、 前記差動信号入力端子形成領域が、前記第１〜第Ｓの受信回路及び前記バイアス回路に対して前記第２の方向側に配置されていることを特徴とする集積回路装置。 【請求項１５】 請求項１３又は１４において、 前記第１〜第Ｓの受信回路からの信号を処理するロジック回路を含み、 前記ロジック回路の前記第２の方向側には、前記第１〜第Ｓの受信回路が配置されていることを特徴とする集積回路装置。 発明の詳細な説明 【技術分野】 【０００１】 本発明は、集積回路装置に関する。 【背景技術】 【０００２】 近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。 【０００３】 一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、表示パネルやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。 【０００４】 ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。 【０００５】 しかしながら、表示ドライバの集積回路装置を例えばＣＯＧ（Chip On Glass）実装した場合に、外部接続端子であるバンプでの接触抵抗が原因となって、高速シリアル転送の信号品質が劣化するという問題が判明した。 【０００６】 また、表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。 【特許文献１】特開２００１−２２２２４９号公報 【発明の開示】 【発明が解決しようとする課題】 【０００７】 本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速シリアル転送の信号品質を維持できる集積回路装置を提供することにある。 【課題を解決するための手段】 【０００８】 本発明は、差動信号を用いたシリアルバスを介してデータ転送を行うインターフェース回路ブロックを含む集積回路装置であって、前記インターフェース回路ブロックの短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記インターフェース回路ブロックの長辺である第４の辺から対向する第２の辺へと向かう方向を第２の方向とした場合に、前記インターフェース回路ブロックは、所与の処理を行う回路が形成される回路形成領域と、前記回路形成領域の前記第２の方向側に配置され、前記第２の辺側に前記第１の方向に沿って複数の入力端子が設けられる入力端子形成領域と、前記入力端子形成領域において、前記複数の入力端子が形成される配線層の下層の配線層に、前記第１の方向に沿って延在形成される前記集積回路装置用の複数の電源供給線と、を含む集積回路装置に関する。 【０００９】 このように、入力端子形成領域に電源供給線を形成することで、表示ドライバの回路のレイアウトの自由度が拡大される。これにより、表示ドライバのレイアウト規模の縮小が可能となる。また、入力端子形成領域に電源供給線を形成することで、各入力端子と電源供給線との間に保護回路を接続することが容易となり、インターフェース回路ブロック内で効率のよいレイアウトが可能となる。 【００１０】 また、本発明では、前記複数の入力端子は、前記インターフェース回路ブロックに前記差動信号を供給するための複数の差動信号入力端子と、前記インターフェース回路ブロックに電源を供給するための複数の電源入力端子と、を含み、前記入力端子形成領域は、前記複数の差動信号入力端子が形成される差動信号入力端子形成領域と、前記複数の電源入力端子が形成される第１及び第２の電源入力端子形成領域を含み、前記差動信号入力端子形成領域は、前記第１の電源入力端子形成領域と前記第２の電源入力端子形成領域との間に設けられてもよい。 【００１１】 このように、複数の差動信号用入力端子を第１の電源用入力端子で挟むことにより、外部からのノイズ対策が可能となる。 【００１２】 また、本発明では、前記差動信号入力端子形成領域には、前記第２の辺側に前記第１の方向に沿って前記複数の差動信号入力端子が配置され、前記第１及び第２の電源入力端子形成領域には、前記第２の辺側に前記第１の方向に沿って前記複数の電源入力端子が形成されてもよい。 【００１３】 また、本発明では、前記複数の電源入力端子は、第１の電源電圧を供給するための複数の第１の電源入力端子と、前記第１の電源電圧よりも電圧の高い第２の電源電圧を供給するための複数の第２の電源入力端子と、を含み、前記表示ドライバ用の複数の電源供給線は、前記第１の電源電圧を供給するための第１の電源供給線を含むようにしてもよい。 【００１４】 また、本発明では、前記第１の辺側及び前記第３の辺側の少なくとも一方側の入力端子は、前記複数の第１の電源入力端子の少なくとも一つとして設定されてもよい。 【００１５】 また、本発明では、前記複数の第１の電源入力端子のうちの前記第１の辺側及び前記第３の辺側の少なくとも一方側に設けられた第１の電源入力端子は、第１の保護回路を介して前記第１の電源供給線と接続されてもよい。 【００１６】 これにより、第１の電源入力端子は短い配線で第１の保護回路と接続することができる。 【００１７】 また、本発明では、前記第１の保護回路はダイオードで構成されてもよい。 【００１８】 また、本発明では、前記複数の第１の電源入力端子の少なくとも一つは、第１の保護回路を介して前記第１の電源供給線に接続され、前記第１の保護回路は、前記回路形成領域内の前記入力端子形成領域側であって前記第１の辺側及び前記第３の辺側の少なくとも一方側に配置されてもよい。 【００１９】 これにより、第１の保護回路は短い配線で第１の電源供給線と接続することができる。 【００２０】 また、本発明では、前記複数の第２の電源入力端子の少なくとも一つは、デカップリングコンデンサを介して前記第１の電源供給線と接続され、前記デカップリングコンデンサは、前記回路形成領域であって前記第１の辺側及び前記第３の辺側の少なくとも一方側に配置されてもよい。 【００２１】 このように第２の電源入力端子がデカップリングコンデンサを介して第１の電源供給線と接続されることで、インターフェース回路ブロック内の電源の安定化を図ることができる。また、インターフェース回路ブロック内にデカップリングコンデンサを効率よく配置することができるため、ガラス基板などのコンデンサの形成が難しい基板にインターフェース回路ブロックを実装した場合であっても、回路内の電源の安定化が可能である。 【００２２】 また、本発明では、前記複数の第１の電源入力端子の少なくとも一つは、第２の保護回路を介して前記第１の電源供給線に接続され、前記第２の保護回路は、前記入力端子形成領域であって、前記差動信号入力端子形成領域に形成されている差動信号入力端子と、前記第１及び第２の電源入力端子形成領域の少なくとも一方に形成されている第１の電源入力端子と、の間の入力端子が形成されない領域の下層の半導体層に形成されてもよい。 【００２３】 このように第２の保護回路を形成することで、回路形成領域に保護回路を設けるスペースを用意しなくても良くなり、インターフェース回路ブロックのレイアウト規模の縮小に寄与できる。また、第１の電源供給線との接続も容易となる。 【００２４】 また、本発明では、前記第２の保護回路は、前記複数の入力端子が形成される領域の下層の半導体層の領域には形成されないようにしてもよい。 【００２５】 このように第２の保護回路を複数の入力端子が形成されている領域の下層の半導体層に形成しないことで、インターフェース回路ブロックのレイアウトを実装形態によらずに用いることができ、設計コストの削減が可能となる。 【００２６】 また、本発明では、前記第２の保護回路はダイオードで構成されてもよい。 【００２７】 また、本発明では、その各々が差動信号を受信する第１〜第Ｓの受信回路と、前記第１〜第Ｓの受信回路に定電圧を供給するためのバイアス回路と、を含み、前記回路形成領域において前記第１の方向に沿って、第１〜第［Ｓ／２］（［Ｘ］はＸを越えない最大の整数）の受信回路、前記バイアス回路、第（［Ｓ／２］＋１）〜第Ｓの受信回路の順に配置されてもよい。 【００２８】 このように、受信回路とバイアス回路を配置することで、バイアス回路は各受信回路に均等に定電圧を供給することができる。 【００２９】 また、本発明では、前記差動信号入力端子形成領域が、前記第１〜第Ｓの受信回路及び前記バイアス回路に対して前記第２の方向側に配置されてもよい。 【００３０】 このようにレイアウトすることで、差動信号用入力端子から短い配線で受信回路に差動信号を供給できるため、信号劣化の少ない高速データ転送が可能となる。 【００３１】 また、本発明では、前記第１〜第Ｓの受信回路からの信号を処理するロジック回路を含み、前記ロジック回路の前記第２の方向側には、前記第１〜第Ｓの受信回路が配置されてもよい。 【００３２】 このようにレイアウトすることで、各入力端子から供給される信号が直線的に自然にロジック回路へ流れるため、特性の良いインターフェース回路ブロックを得ることができる。 【発明を実施するための最良の形態】 【００３３】 以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。 【００３４】 １．表示ドライバ １．１．高速インターフェース回路の配置 図１は、表示ドライバ１０（広義には集積回路装置）を示す図である。表示ドライバ１０は、その短辺ＤＨが、その長辺ＤＷよりも十分に短い短辺スリムな形状の集積回路である。各第１〜第３の領域ＡＲ１〜ＡＲ３は、表示ドライバ１０の長辺ＤＷを方向ＤＲ１において３分割することで得られる。また、各第１〜第３の領域ＡＲ１〜ＡＲ３は、表示ドライバ１０の長辺ＤＷを方向ＤＲ１において３等分するようにしてもよい。高速インターフェース回路１２０（広義にはインターフェース回路ブロック）は、表示ドライバ１０の第２の領域ＡＲ２の第２の辺Ｌ２側に配置されている。さらに、高速インターフェース回路１２０は、第２の領域ＡＲ２の中心点ＡＲ２Ｃを通り、方向ＤＲ２に平行な中心線ＡＲ２Ｌと平面視で重なるように表示ドライバ１０に配置されている。 【００３５】 なお、方向ＤＲ１（広義には第１の方向）は表示ドライバ１０の第１の辺Ｌ１から第３の辺Ｌ３へ向かう方向であり、方向ＤＲ２（広義には第２の方向）は表示ドライバ１０の第４の辺Ｌ４から第２の辺Ｌ２へ向かう方向であり、方向ＤＲ３（広義には第３の方向）は表示ドライバ１０の第２の辺Ｌ２から第４の辺Ｌ４へ向かう方向である。 【００３６】 図２（Ａ）は、表示ドライバ１０をガラス基板１１にＣＯＧ（Chip On Glass）実装した時の様子を示している。ＣＯＧ実装では、金バンプ等が形成された表示ドライバ１０のチップが、表示パネルのガラス基板１１に直接フェースダウンで実装される。こうすることで、ＬＣＤモジュールの厚さをＬＣＤガラスの厚さまで薄くすることができる。 【００３７】 ところが、このようなＣＯＧ実装等を行った場合に、表示ドライバ１０の両端部のバンプでの接触抵抗が上昇してしまうという問題が判明した。即ち表示ドライバ１０とガラス基板１１の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力（熱ストレス）は、Ｅ１、Ｅ２に示す表示ドライバ１０の両端部の方が、Ｅ３に示す中央部よりも大きくなる。このため、Ｅ１、Ｅ２に示す両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。例えば図２（Ｃ）に示すように１０年の経時変化に相当する３００サイクルの温度サイクル試験を行った場合に、図２（Ｂ）のＥ３に示す中央部での接触抵抗は、図２（Ｃ）のＦ２に示すように５オームから７オーム程度にしか上昇しない。これに対し、図２（Ｂ）のＥ１、Ｅ２に示す両端部での接触抵抗は、図２（Ｃ）のＦ１に示すように２０オーム程度に上昇してしまう。特に図１に示すように表示ドライバ１０がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。 【００３８】 ところで、高速インターフェース回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。しかしながら、高速インターフェース回路のパッド（ＤＡＴＡ＋、ＤＡＴＡ−等）として、例えば表示ドライバ１０の両端部のバンプに接続されるパッドを使用すると、Ｆ１に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。この結果、高速シリアル転送の信号品質が劣化する問題が生じる。 【００３９】 本実施形態は、図１に示すように高速インターフェース回路１２０が表示ドライバ１０の第２の領域ＡＲ２に配置されているため、上記のような問題点を解決することができる。このようにすれば、高速インターフェース回路１２０は、表示ドライバ１０の両端に配置されないようになる。従って図２（Ｃ）のＦ１に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。 【００４０】 そして接触抵抗の上昇を最小限に抑え、信号品質の向上を図るためには、高速インターフェース回路１２０は、図１に示すように中心線ＡＲ２Ｌに平面視で重なるように配置されることが望ましい。こうすれば、高速インターフェース回路１２０が、表示ドライバ１０の中央付近に配置されるようになる。従って、バンプ等での接触抵抗が図２（Ｃ）のＦ２に示すような特性になり、接触抵抗の上昇を原因とするインピーダンス不整合を更に抑えることができる。 【００４１】 なお、高速インターフェース回路１２０側でインピーダンス整合の調整可能な場合や、バンプ接触点の抵抗値の変化に基づくインピーダンス不整合の影響をあまり考慮しなくても良い場合には、高速インターフェース回路１２０は、表示ドライバ１０の第１又は第３の領域ＡＲ１、ＡＲ３に配置されても良い。 【００４２】 なお高速インターフェース回路１２０に接続される入力端子（ＤＡＴＡ＋／−、ＳＴＢ＋／−、ＣＬＫ＋／−、電源等のパッド）は、表示ドライバ１０の第２の辺Ｌ２側の領域に配置できる。これらの入力端子（パッド）のパッド間の空き領域には、保護回路（保護トランジスタ）などを配置できる。 【００４３】 １．２．表示ドライバの回路構成 図３に表示ドライバ１０の回路構成例を示す。なお表示ドライバ１０の回路構成は図３に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。 【００４４】 ロジック回路４０（自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０はゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。 【００４５】 高速インターフェース回路１２０は、シリアルバスを介した高速シリアル転送を実現する。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。 【００４６】 図３において、高速インターフェース回路１２０、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、高速インターフェース回路１２０、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。 【００４７】 データドライバ５０は表示パネルのデータ線を駆動するための回路である。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。 【００４８】 走査ドライバ７０は表示パネルの走査線を駆動するための回路である。電源回路９０は各種の電源電圧を生成する回路である。階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路である。 【００４９】 １．３．高速インターフェース回路の回路構成 図３の高速インターフェース回路（シリアルインターフェース回路）１２０は、差動信号を用いたシリアルバス（高速シリアルバス）を介してデータ転送を行う回路であり、図４（Ａ）にその構成例を示す。 【００５０】 トランシーバ１３０は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）を用いてシリアルバスを介してパケット（コマンド、データ）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりパケットの送受信が行われる。このトランシーバ１３０は、差動信号線を駆動する物理層回路（アナログフロントエンド回路）や高速ロジック回路（シリアル／パラレル変換回路、パラレル／シリアル変換回路）などを含むことができる。またシリアルバスのインターフェース規格としては、例えばＭＤＤＩ（Mobile Display Digital Interface）規格などを採用できる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。またトランシーバ１３０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。 【００５１】 リンクコントローラ１５０は、物理層の上層であるリンク層やトランザクション層の処理を行う。具体的には、シリアルバスを介してホスト（ホストデバイス）からトランシーバ１３０がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ１５０は、シリアルバスを介してホストにパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ１３０に指示する。 【００５２】 ドライバＩ／Ｆ回路１６０は、高速インターフェース回路１２０と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路１６０は、アドレス０信号Ａ０、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路（ホストインターフェース回路４６）に出力する。 【００５３】 具体的には図４（Ａ）の高速インターフェース回路１２０のうち、物理層の回路であるトランシーバ１３０を高速インターフェース回路１２０に含ませ、物理層の上層（リンク層、トランザクション層、アプリケーション層）の回路であるリンクコントローラ１５０やドライバＩ／Ｆ回路１６０をロジック回路４０に含ませる。即ち、高速インターフェース回路１２０にはトランシーバ１３０だけ設け、リンクコントローラ１５０及びドライバＩ／Ｆ回路１６０を外部の回路に設ける。このようにすれば、リンクコントローラ１５０やドライバＩ／Ｆ回路１６０を、例えばゲートアレイなどの自動配置配線手法によりインプリメントすることができ、設計を効率化できる。なおトランシーバ１３０が含む高速ロジック回路（シリアル／パラレル変換回路等）の一部又は全部をロジック回路４０に含ませてもよい。 【００５４】 図４（Ｂ）にトランシーバ１３０の構成例を示す。データ用のレシーバ回路２５０は差動データ信号ＤＡＴＡ＋、ＤＡＴＡ−を受信する。そしてレシーバ回路２５０は、ＤＡＴＡ＋、ＤＡＴＡ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータＳＤＡＴＡを後段のシリアル／パラレル変換回路２５４に出力する。クロック用のレシーバ回路２５２は差動クロック信号ＣＬＫ＋、ＣＬＫ−を受信する。そしてレシーバ回路２５２は、ＣＬＫ＋、ＣＬＫ−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックＣＬＫを後段のＰＬＬ回路２５６に出力する。シリアル／パラレル変換回路２５４は、データ用レシーバ回路２５０からのシリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡに変換して出力する。ＰＬＬ（Phase Locked Loop)回路２５６は、クロック用レシーバ回路２５２により受信されたクロックＣＬＫに基づいて、データ用レシーバ回路２５０で受信されたデータをサンプリングするためのサンプリングクロックＳＣＫを生成する。具体的にはＰＬＬ回路２５６は、サンプリングクロックＳＣＫとして、周波数が同一で位相が互いに異なる多相のサンプリングクロックを、シリアル／パラレル変換回路２５４に出力する。そしてシリアル／パラレル変換回路２５４は、この多相のサンプリングクロックを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。バイアス回路２５８は、バイアス電流を制御するためのバイアス電圧ＶＢ１、ＶＢ２を生成してレシーバ回路２５０、２５２に供給する。 【００５５】 なおトランシーバの構成は図４（Ｂ）に限定されず、例えば図５（Ａ）、図５（Ｂ）に示すような種々の変形実施が可能である。 【００５６】 例えば図５（Ａ）の第１の変形例において、ＤＴＯ＋、ＤＴＯ−は、ホスト側のトランスミッタ回路２４２がターゲット側のレシーバ回路２３２に出力する差動データ信号（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側のトランスミッタ回路２４４がターゲット側のレシーバ回路２３４に出力する差動クロック信号である。ホスト側はＣＬＫ＋／−のエッジに同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図５（Ａ）では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ回路２４９はホスト側に設けられ、ターゲット側には設けられていない。 【００５７】 ＤＴＩ＋、ＤＴＩ−はターゲット側のトランスミッタ回路２３６がホスト側のレシーバ回路２４６に出力する差動データ信号（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側のトランスミッタ回路２３８がホスト側のレシーバ回路２４８に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。 【００５８】 また図５（Ｂ）の第２の変形例はＭＤＤＩ規格に準拠したトランシーバの例である。図５（Ｂ）において、トランシーバ１４０はホストデバイスに内蔵され、トランシーバ１３０は表示ドライバに内蔵される。また１３６、１４２、１４４はトランスミッタ回路であり、１３２、１３４、１４６はレシーバ回路である。また１３８、１４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路１４２は差動ストローブ信号ＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路１３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路１４４はデータ信号ＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路１３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。図５（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。 【００５９】 ２．高速インターフェース回路のレイアウト構成 ２．１．入力端子形成領域及び回路形成領域 図６（Ａ）〜図６（Ｃ）は、高速インターフェース回路１２０の入力端子形成領域１２４を示す図である。図６（Ａ）に示すように高速インターフェース回路１２０において、表示ドライバ１０の第２の辺Ｌ２側に入力端子形成領域１２４が設けられ、入力端子形成領域１２４の方向ＤＲ３側に回路形成領域１２２が設けられている。 【００６０】 入力端子形成領域１２４には、高速インターフェース回路１２０の内部回路に接続される複数の入力端子が方向ＤＲ１に沿って配置される。回路形成領域１２２には、後述する差動信号を受信する受信回路や、受信回路に定電圧を供給するバイアス回路や、受信回路からの信号処理を行うロジック回路などが形成される。 【００６１】 本実施形態において高速インターフェース回路１２０は、例えば５層の金属配線層で形成される。この場合、複数の入力端子は、最上層の第５金属配線層ＡＬＥに形成される。 【００６２】 また、図６（Ｂ）に示すように、入力端子形成領域１２４には、例えば４本の表示ドライバ１０用の電源供給線ＤＲＶＳＳ（広義には第１の電源供給線）、ＤＲＶＤＤ１〜ＤＲＶＤＤ３が形成されている。電源供給線ＤＲＶＳＳは表示ドライバ１０用の電源電圧ＶＳＳ（広義には第１の電源電圧）を表示ドライバ１０内で供給するための電源供給線である。同様に、電源供給線ＤＲＶＤＤ１〜ＤＲＶＤＤ３は、それぞれ表示ドライバ１０に必要な電源電圧（電源電圧ＶＳＳよりも高い電圧）を供給するための電源供給線である。 【００６３】 これらの電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３は、方向ＤＲ１に沿って延在形成され、特に電源供給線ＤＲＶＳＳは入力端子形成領域１２４内の回路形成領域１２２側に形成されている。このように電源供給線ＤＲＶＳＳを回路形成領域１２２に形成することで、電源供給線ＤＲＶＳＳと、後述するデカップリングコンデンサ、保護回路等との接続を簡素化することができるため、効率の良いレイアウトが可能となる。 【００６４】 また、これらの電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３は、複数の入力端子ＰＡＤの下層に形成される。電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３は、例えば図６（Ｃ）に示すように第３金属配線層ＡＬＣに形成されるが、これに限定されない。電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３は例えば第２金属配線層ＡＬＢに形成されても良い。 【００６５】 ２．２．各回路のレイアウト 図７は、高速インターフェース回路１２０の各回路のレイアウトを示す図である。図７に示すように、デカップリングコンデンサＤＣＣが高速インターフェース回路１２０の第１の辺ＬＳ１側及び第３の辺ＬＳ３側に設けられている。このデカップリングコンデンサＤＣＣは、後述するが電源供給線ＤＲＶＳＳに接続され、高速インターフェース回路１２０の電源系が例えば表示ドライバ１０の電源供給線ＤＲＶＤＤ１〜ＤＲＶＤＤ３からノイズ等の影響を受けても、高速インターフェース回路１２０の電源電圧を安定させることができる。また、デカップリングコンデンサＤＣＣを、アナログ用デカップリングコンデンサと、ロジック用デカップリングコンデンサとのそれぞれ設けることが望ましい。デカップリングコンデンサをアナログ用とロジック用（デジタル用）とで分けることで、アナログ回路とロジック回路（デジタル回路）との間でのノイズ伝搬を減少させることが出来る。なお、デカップリングコンデンサＤＣＣは、図７に限定されず、回路形成領域１２２内の空いている領域に設けるようにすることができる。このデカップリングコンデンサＤＣＣは、容量が大きい程、高速インターフェース回路１２０内の電源が安定する。 【００６６】 また、回路形成領域１２２には、中心線ＳＣＬと平面視で重なるようにバイアス回路１２８が設けられている。バイアス回路１２８は、受信回路ＲＸ１〜ＲＸ４（広義には第１〜第Ｓの受信回路）に定電圧を供給する回路であり、例えば図４（Ｂ）のバイアス回路２５８に相当する。 【００６７】 また、バイアス回路１２８の両側には、方向ＤＲ１に沿って受信回路ＲＸ１〜ＲＸ４が配置されている。各受信回路ＲＸ１、ＲＸ３、ＲＸ４は例えば図４（Ｂ）のレシーバ回路２５０に相当し、受信回路ＲＸ２は図４（Ｂ）のレシーバ回路２５２に相当する。 【００６８】 なお、中心線ＳＣＬは方向ＤＲ２に平行で、且つ、高速インターフェース回路１２０の第２の辺ＬＳ２（又は、第４の辺ＬＳ４）の中点を通る高速インターフェース回路１２０の中心線である。このように、バイアス回路１２８を高速インターフェース回路１２０の中心に配置することで、複数の受信回路ＲＸ１〜ＲＸ４に均等に定電圧を供給することができる。これにより、受信回路ＲＸ１〜ＲＸ４とバイアス回路１２８との配線長の違いが緩和され、配線長の違いに起因する信号の遅延や、配線抵抗の違いによって生じる供給電圧のバラツキ等を緩和することができる。即ち、信号特性の良い高速インターフェース回路１２０を実現できる。 【００６９】 また、受信回路ＲＸ１〜ＲＸ４、バイアス回路１２８の方向ＤＲ３側には、ロジック回路１２６が設けられている。ロジック回路１２６は、各受信回路ＲＸ１〜ＲＸ４からの信号を処理し、上層の回路（例えばリンクコントローラ１５０等）に処理した信号を供給する。 【００７０】 図７のように、各回路をレイアウトすることで、高速インターフェース回路１２０の短辺の長さＳＨを短くすることができる。 【００７１】 ２．３．入力端子形成領域と保護回路 図８（Ａ）は、入力端子形成領域１２４の一部を示す。複数の入力端子ＰＡＤが方向ＤＲ１に沿って配置されている。本実施形態では例えば１つの信号を受けるために２つの入力端子ＰＡＤを用いている。このように２つの入力端子ＰＡＤで１つの信号を受ける構造（ダブルパッド）によって、２つの入力端子ＰＡＤが配置される入力端子配置領域ＡＲＩＮの方向ＤＲ１での幅が広くなる。これにより、製品の検査等においてプローブカードの接触が容易になり、検査効率の向上を期待できる。また、入力端子配置領域ＡＲＩＮの方向ＤＲ１での幅が広いため、製品の検査において、複数の検査針を接触させることができるので、例えば四端子測定法などを用いて測定精度を高めることができる。 【００７２】 入力端子配置領域ＡＲＩＮと入力端子配置領域ＡＲＩＮとの間には、入力端子間領域ＡＲＢＥが設けられている。この入力端子間領域ＡＲＢＥは、入力端子ＰＡＤが形成されない領域である。この入力端子間領域ＡＲＢＥの下層の半導体層には、保護回路ＥＳＤ（広義には保護回路）が形成されている。 【００７３】 このように入力端子形成領域１２４に保護回路ＥＳＤを形成することができるため、回路形成領域１２２を有効に利用することができ、高速インターフェース回路１２０のレイアウト面積の縮小に寄与できる。 【００７４】 図８（Ｂ）に図８（Ａ）のＡ２−Ａ２断面を示す。各入力端子ＰＡＤは例えば第５金属配線層ＡＬＥに形成される。その下層の半導体層ＳＥＭにおいて、入力端子ＰＡＤの下層の領域（即ち、入力端子配置領域ＡＲＩＮの下層の半導体層ＳＥＭ）には保護回路ＥＳＤは形成されない。 【００７５】 図８（Ｂ）に示すように、半導体層ＳＥＭにおいて、入力端子間領域ＡＲＢＥの下層の領域（即ち、入力端子ＰＡＤが形成されていない領域）に保護回路ＥＳＤが形成されている。 【００７６】 例えば、表示ドライバ１０をバンプ用いてＣＯＧ実装する場合（バンプ品とも言う）には、入力端子ＰＡＤの下層の配線層が空くため、その配線層を自由に使える。即ち、入力端子ＰＡＤの下層の半導体層ＳＥＭにも保護回路ＥＳＤを形成できる。 【００７７】 これに対して、表示ドライバ１０をワイヤボンディング等で基板に実装する場合（パッド品とも言う）には、入力端子ＰＡＤの下層も入力端子ＰＡＤの構造の一部として含まれるため、入力端子ＰＡＤの下層の配線層を使うことができない。このため、入力端子配置領域ＡＲＩＮの下層の半導体層ＳＥＭには保護回路ＥＳＤを形成することができない。 【００７８】 一方、本実施形態では、入力端子間領域ＡＲＢＥの下層の半導体層ＳＥＭに保護回路ＥＳＤが形成され、入力端子配置領域ＡＲＩＮの下層の半導体層ＳＥＭには形成されない。このような回路レイアウトを採用することによって、本実施形態の高速インターフェース回路１２０を形成するための高速インターフェース回路マクロをバンプ品の表示ドライバ１０やパッド品の表示ドライバ１０に適用できる。即ち、表示ドライバ１０の実装形態のそれぞれに対して高速インターフェース回路１２０の設計を行わずに、高速インターフェース回路マクロを供給できるため、設計コストの削減が可能となる。 【００７９】 ２．４．入力端子の種類とその配列 図９は、高速インターフェース回路１２０の詳細なレイアウトを示す図である。作図の都合上、各入力端子間には隙間がないように見えるが、実際は各入力端子間には多少の幅が存在する。図１０においても同様である。入力端子形成領域１２４は、電源電圧ＶＤＤ（広義には第２の電源電圧）、ＶＳＳ（広義には第１の電源電圧）を高速インターフェース回路１２０に供給するためのロジック用電源電圧入力端子ＤＶＳＳ（広義には第１の電源用入力端子）、ＤＶＤＤ（広義には第２の電源用入力端子）、アナログ用電源電圧入力端子ＡＶＤＤ（広義には第２の電源用入力端子）、ＡＶＳＳ（広義には第１の電源用入力端子）が配置される第１、第２の電源入力端子形成領域１２４−１、１２４−２を含む。 【００８０】 第１、第２の電源入力端子形成領域１２４−１、１２４−２では、方向ＤＲ１に沿って、ロジック用電源電圧入力端子ＤＶＳＳ、ＤＶＤＤ、アナログ用電源電圧入力端子ＡＶＤＤ、ＡＶＳＳの順に配置されている。 【００８１】 また、入力端子形成領域１２４は、差動信号を高速インターフェース回路１２０に供給するための差動信号用入力端子ＤＭ１〜ＤＭ４、ＤＰ１〜ＤＰ４が配置される差動信号入力端子形成領域１２４−３を含む。 【００８２】 差動信号用入力端子ＤＭ１、ＤＰ１は受信回路ＲＸ１に接続され、差動信号用入力端子ＣＫＭ（ＤＭ２）、ＣＫＰ（ＤＰ２）は受信回路ＲＸ２に接続される。受信回路ＲＸ２は、差動信号で供給されるクロックを受けるが、これに限定されない。他の受信回路でクロックを受けても良い。 【００８３】 同様にして、差動信号用入力端子ＤＭ３、ＤＰ３は受信回路ＲＸ３に対応し、差動信号用入力端子ＤＭ４、ＤＰ４は受信回路ＲＸ４に対応する。 【００８４】 図９に示すように、差動信号入力端子形成領域１２４−３は、方向ＤＲ１において、第１及び第２の電源入力端子形成領域１２４−１、１２４−２の間に設けられている。 【００８５】 ロジック用電源電圧入力端子ＤＶＳＳ、ＤＶＤＤに供給される電圧は、例えばロジック回路１２６に供給される。なお、ロジック用電源電圧入力端子ＤＶＳＳには例えば電圧ＶＳＳが供給され、ロジック用電源電圧入力端子ＤＶＤＤには例えば電圧ＶＤＤが供給される。 【００８６】 アナログ用電源電圧入力端子ＡＶＤＤ、ＡＶＳＳに供給される電圧は例えばバイアス回路１２８やＰＬＬ回路１２７に供給される。なお、アナログ用電源電圧入力端子ＡＶＤＤには例えば電圧ＶＤＤが供給され、アナログ用電源電圧入力端子ＡＶＳＳには例えば電圧ＶＳＳが供給される。 【００８７】 ＰＬＬ回路１２７は、高速インターフェース回路１２０に差動信号で供給されるクロックの周波数に対して例えば逓倍処理を行い、例えば図４（Ｂ）のＰＬＬ回路２５６に相当する。 【００８８】 また、回路形成領域１２２において、受信回路ＲＸ１〜ＲＸ４、ロジック回路１２６、ＰＬＬ回路１２７、バイアス回路１２８が配置されることで、ＤＣＣ１〜ＤＣＣ６に示すように空き領域を生じる。この領域を利用して、デカップリングコンデンサＤＣＣが形成される。このようにスペースを有効利用することで、効率の良いレイアウトが可能となる。また、この空きスペースを用いてデカップリングコンデンサＤＣＣの容量を稼ぐことができるため、高速インターフェース回路１２０内の電源を安定化させることができる。 【００８９】 なお、テスト端子ＴＥは、高速インターフェース回路１２０のテストを行う場合に用いられ、高速インターフェース回路１２０から省略されても良い。 【００９０】 ２．５．保護回路の配置 図１０は、保護回路ＰＤ１（広義には第１の保護回路）、ＰＤ２（広義には第２の保護回路）、保護回路ＳＣＲ１−１〜ＳＣＲ１−１２、ＳＣＲ２の配置を示す図である。なお、保護回路ＰＤ２、保護回路ＳＣＲ１−１〜ＳＣＲ１−１２、ＳＣＲ２は保護回路ＥＳＤに相当する。 【００９１】 保護回路ＰＤ１は、高速インターフェース回路１２０の第１の辺ＬＳ１側及び第３の辺ＬＳ３側であって、ロジック用電源電圧入力端子ＤＶＳＳの方向ＤＲ３側の回路形成領域１２２に設けられている。 【００９２】 保護回路ＰＤ２は入力端子形成領域１２４であって、アナログ用電源電圧入力端子ＡＶＳＳに隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。 【００９３】 保護回路ＳＣＲ１−１、ＳＣＲ１−１２はロジック用電源電圧入力端子ＤＶＤＤに隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。保護回路ＳＣＲ１−２、ＳＣＲ１−１１はアナログ用電源電圧入力端子ＡＶＤＤに隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。保護回路ＳＣＲ１−３〜ＳＣＲ１−１０は各差動信号用入力端子ＤＭ１〜ＤＭ４、ＤＰ１〜ＤＰ４に隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。保護回路ＳＣＲ２は、テスト端子ＴＥに隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。 【００９４】 なお、入力端子形成領域１２４の例えば第３金属配線層ＡＬＣには表示ドライバ１０用の電源供給線ＤＲＶＳＳが形成されているため、各保護回路との接続が容易である。 【００９５】 ３．保護回路 ３．１．サイリスタ 図１１（Ａ）〜図１１（Ｃ）は、図１０の各保護回路ＳＣＲ１−１〜ＳＣＲ１−１２、ＳＣＲ２に相当する保護回路ＳＣＲと各入力端子との接続関係を示す図である。保護回路ＳＣＲは例えばサイリスタで構成することができる。 【００９６】 図１１（Ａ）に示すように、保護回路ＳＣＲは、アナログ用電源電圧入力端子ＡＶＤＤ（又はロジック用電源電圧入力端子ＤＶＤＤ）とアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）を接続する。なお、アナログ用電源電圧入力端子ＡＶＤＤ（又はロジック用電源電圧入力端子ＤＶＤＤ）とアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）は内部回路へ接続される。 【００９７】 例えば、アナログ用電源電圧入力端子ＡＶＤＤ（又はロジック用電源電圧入力端子ＤＶＤＤ）に予期せぬ高電圧が供給された場合、保護回路ＳＣＲがオン状態となり、その高電圧がアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）に供給される。このため、高電圧から内部回路を保護することができる。 【００９８】 なお、図１１（Ａ）の保護回路ＳＣＲは、例えば図１０の保護回路ＳＣＲ１−１、ＳＣＲ１−２、ＳＣＲ１−１１、ＳＣＲ１−１２に相当する。また、保護回路ＳＣＲを、アナログ用電源電圧入力端子ＡＶＤＤ（又はロジック用電源電圧入力端子ＤＶＤＤ）とアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）の近傍に設けることで、内部回路への予期せぬ高電圧の伝搬を防止する効果が高くなる。 【００９９】 また、図１１（Ｂ）に示すように、保護回路ＳＣＲは、差動信号用入力端子ＤＭ１（又はＤＭ２〜４、ＤＰ１〜ＤＰ４）とアナログ用電源電圧入力端子ＡＶＳＳを接続する。なお、差動信号用入力端子ＤＭ１は受信回路ＲＸ１に接続され、アナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）は内部回路へ接続される。 【０１００】 例えば、差動信号用入力端子ＤＭ１（又はＤＭ２〜４、ＤＰ１〜ＤＰ４）に予期せぬ高電圧が供給された場合、保護回路ＳＣＲがオン状態となり、その高電圧がアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）に供給される。このため、高電圧から受信回路を保護することができる。 【０１０１】 なお、図１１（Ｂ）の保護回路ＳＣＲは、例えば図１０の保護回路ＳＣＲ１−３〜ＳＣＲ１−１０に相当する。また、保護回路ＳＣＲを、差動信号用入力端子ＤＭ１（又はＤＭ２〜４、ＤＰ１〜ＤＰ４）とアナログ用電源電圧入力端子ＡＶＳＳの近傍に設けることで、内部回路への予期せぬ高電圧の伝搬を防止する効果が高くなる。 【０１０２】 また、図１１（Ｃ）に示すように、保護回路ＳＣＲは、テスト端子ＴＥとアナログ用電源電圧入力端子ＡＶＳＳを接続する。なお、テスト端子ＴＥとアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）は内部回路へ接続される。 【０１０３】 例えば、テスト端子ＴＥに予期せぬ高電圧が供給された場合、保護回路ＳＣＲがオン状態となり、その高電圧がアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）に供給される。このため、高電圧から内部回路を保護することができる。 【０１０４】 なお、図１１（Ｃ）の保護回路ＳＣＲは、例えば図１０の保護回路ＳＣＲ２に相当する。また、テスト端子ＴＥとアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）の近傍に設けることで、内部回路への高電圧の伝搬を防止する効果が高くなる。 【０１０５】 図１２は、アナログ用電源電圧入力端子ＡＶＤＤとアナログ用電源電圧入力端子ＡＶＳＳを拡大した図である。各入力端子ＡＶＤＤ、ＡＶＳＳは例えば第５金属配線層ＡＬＥに形成されている。その下層の例えば第３金属配線層ＡＬＣには表示ドライバ１０用の電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３が形成されている。 【０１０６】 また、入力端子間領域ＡＲＢＥの半導体層には保護回路ＳＣＲが形成されている。アナログ用電源電圧入力端子ＡＶＤＤは保護回路ＳＣＲに接続され、保護回路ＳＣＲを介してアナログ用電源電圧入力端子ＡＶＳＳに接続される。また、アナログ用電源電圧入力端子ＡＶＤＤは入力端子間領域ＡＲＢＥの半導体層に接続され、保護回路ＳＣＲを介さずに電圧供給端子ＰＷ１に接続される。電圧供給端子ＰＷ１は例えば第５金属配線層ＡＬＥに形成される。こうすることで、保護回路ＳＣＲがオン状態とならない場合には、アナログ用電源電圧入力端子ＡＶＤＤに供給される例えば電圧ＶＤＤを電圧供給端子ＰＷ１に供給することができる。 【０１０７】 同様にして、アナログ用電源電圧入力端子ＡＶＳＳは保護回路ＳＣＲに接続され、保護回路ＳＣＲを介してアナログ用電源電圧入力端子ＡＶＤＤに接続される。また、アナログ用電源電圧入力端子ＡＶＳＳは入力端子間領域ＡＲＢＥの半導体層に接続され、保護回路ＳＣＲを介さずに電圧供給端子ＰＷ２に接続される。電圧接続端子ＰＷ２は例えば第５金属配線層ＡＬＥに形成される。こうすることで、保護回路ＳＣＲがオン状態とならない場合には、アナログ用電源電圧入力端子ＡＶＳＳに供給される例えば電圧ＶＳＳを電圧供給端子ＰＷ２に供給することができる。 【０１０８】 図１３（Ａ）は、図１２のＡ３−Ａ３断面を示す図である。アナログ用電源電圧入力端子ＡＶＤＤは、入力端子間領域ＡＲＢＥの下層の金属配線層ＡＬＥ〜ＡＬＡを用いて入力端子間領域ＡＲＢＥの下層の半導体層ＳＥＭに接続される。 【０１０９】 図１３（Ｂ）は、図１２のＡ４−Ａ４断面を示す図である。各入力端子ＡＶＤＤ、ＡＶＳＳの下層の第３金属配線層ＡＬＣには表示ドライバ１０用の電源供給線ＤＲＶＤＤ１が形成されている。 【０１１０】 図１４（Ａ）は、本実施形態の高速インターフェース回路１２０に用いられる保護回路ＳＣＲの一例を示す断面図である。図１４（Ａ）のＳＣ１、ＳＣ２に示すように二つのサイリスタが形成されているが、これに限定されない。どちらか一方だけ形成されるようにしても良い。図１４（Ａ）に示すように二つのサイリスタを作りこんでおけば、金属配線をするときにサイリスタをいくつ使うかを決めることができる。例えば、耐圧を稼ぎたい場合には、ＳＣ３に示す部分を配線し、サイリスタを並列に接続することで実現できる。 【０１１１】 例えば、アナログ用電源電圧入力端子ＡＶＤＤはＳＣ１に示すサイリスタを介してアナログ用電源電圧入力端子ＡＶＳＳに接続される。また、アナログ用電源電圧入力端子ＡＶＤＤはサイリスタを介さず半導体層を介して、電圧供給端子ＰＷ１と接続される。なお、Ｃ１に示すように表示ドライバ１０用の電源供給線ＤＲＶＳＳと拡散領域ＰＷＥＬＢが接続されている。 【０１１２】 図１４（Ｂ）に保護回路ＳＣＲを説明するための簡略化された回路図を示す。アナログ用電源電圧入力端子ＡＶＤＤに高電圧が供給されるとサイリスタがオンとなり、高電圧は電圧供給端子ＰＷ１には供給されず、アナログ用電源電圧入力端子ＡＶＳＳ側に供給される。これにより、高電圧から内部回路を保護することができる。 【０１１３】 ３．２．双方向ダイオード ３．２．１．第１の保護回路 図１０に示すように保護回路ＰＤ１は、高速インターフェース回路１２０の第１の辺ＬＳ１側及び第３の辺ＬＳ３側であって、ロジック用電源電圧入力端子ＤＶＳＳの方向ＤＲ３側の回路形成領域１２２に設けられている。そのうちの第１の辺ＬＳ１側に設けられている保護回路ＰＤ１を図１５（Ａ）に示す。 【０１１４】 図１５（Ａ）に示すように、保護回路ＰＤ１は入力端子ＤＶＳＳに非常に近い領域に設けられているため、入力端子ＤＶＳＳと接続しやすい。また、保護回路ＰＤ１は第１の辺ＬＳ側であって、回路形成領域１２２内の入力端子形成領域１２４側に設けられているため、電源供給線ＤＲＶＳＳと非常に近い。このため、保護回路ＰＤ１は電源供給線ＤＲＶＳＳとも接続しやすい。なお、図１５（Ｂ）に示すように、第１の保護回路ＰＤ１は、ロジック用電源電圧入力端子ＤＶＳＳと表示ドライバ１０用の電源供給線ＤＲＶＳＳとを接続する。また、ロジック用電源電圧入力端子ＤＶＳＳは内部回路へ接続される。 【０１１５】 以上のことから、本実施形態では、効率よく保護回路ＰＤ１をレイアウトすることができる。即ち、高速インターフェース回路１２０の方向ＤＲ３での幅ＳＨを短くすることができる。 【０１１６】 図１５（Ｃ）に示すように保護回路ＰＤ１は双方向ダイオードで構成することができる。 【０１１７】 なお、図１５（Ａ）では高速インターフェース回路１２０の第１の辺ＬＳ１側の保護回路ＰＤ１について示されているが、第３の辺ＬＳ３側の保護回路ＰＤ１も同様の効果を発揮できる。 【０１１８】 ３．２．２．第２の保護回路 図１０に示すように保護回路ＰＤ２は入力端子形成領域１２４であって、アナログ用電源電圧入力端子ＡＶＳＳに隣接する入力端子間領域ＡＲＢＥの半導体層に形成されている。一例としてそのうちの１つ第２の保護回路ＰＤ２を図１６（Ａ）に示す。 【０１１９】 図１６（Ａ）に示すように、保護回路ＰＤ２は入力端子ＡＶＳＳに隣接する入力端子間領域ＡＲＢＥに設けられているため、入力端子ＡＶＳＳと接続しやすい。また、保護回路ＰＤ２は入力端子形成領域１２４に形成されているため、その下層に形成されている電源供給線ＤＲＶＳＳと非常に近い。このため、保護回路ＰＤ２は電源供給線ＤＲＶＳＳとも接続しやすい。なお、図１６（Ｂ）に示すように、第２の保護回路ＰＤ２は、アナログ用電源電圧入力端子ＡＶＳＳと表示ドライバ１０用の電源供給線ＤＲＶＳＳとを接続する。また、アナログ用電源電圧入力端子ＡＶＳＳは内部回路へ接続される。 【０１２０】 以上のことから、本実施形態では、効率よく保護回路ＰＤ１をレイアウトすることができる。即ち、高速インターフェース回路１２０の方向ＤＲ３での幅ＳＨを短くすることができる。 【０１２１】 保護回路ＰＤ２は保護回路ＰＤ１と同様に図１５（Ｃ）に示す双方向ダイオードで構成することができる。 【０１２２】 ３．２．３．第１、第２の保護回路の断面 図１７（Ａ）は、第１、第２の保護回路ＰＤ１、ＰＤ２の断面を示す図である。保護回路ＰＤ１、ＰＤ２は、図１７（Ｂ）に示すように直列接続された２つのダイオードと、直列接続された２つのダイオードとを並列に接続する構成でもよい。 【０１２３】 図１７（Ａ）に示すように、ダイオードの配線は、例えば第１金属配線層ＡＬＡだけで可能である。このため、例えば第３金属配線層ＡＬＣに形成されている電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３と干渉しない。即ち、入力端子形成領域１２４のスペースを生かして配線が可能であるため、回路形成領域１２２の自由度が増し、高速インターフェース回路１２０のレイアウト縮小が可能となる。 【０１２４】 ３．３．デカップリングコンデンサ デカップリングコンデンサＤＣＣは、図１８（Ａ）に示すようにアナログ用電源電圧入力端子ＡＶＤＤ（又はロジック用電源電圧入力端子ＤＶＤＤ）と、ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）を接続する。こうすることにより、入力端子ＡＶＤＤ、ＡＶＳＳ、ＤＶＳＳ、ＤＶＤＤに供給される電圧が一時的に不安定化したとしても、デカップリングコンデンサＤＣＣの働きにより安定した電源を内部回路に供給することができる。また、前述のように、デカップリングコンデンサＤＣＣをアナログ用とロジック用（デジタル用）とで分けることができる。 【０１２５】 また、デカップリングコンデンサＤＣＣは、図９に示すように他の回路の隙間にも設けることができるため、電源を安定化させるために十分な容量を高速インターフェース回路１２０内で確保できる。 【０１２６】 例えば、表示ドライバ１０をＣＯＧ実装する場合、表示ドライバ１０の外部のガラス基板上には、容量の大きなデカップリングコンデンサＤＣＣを形成することは困難である。また、表示ドライバ１０においても、回路規模の縮小のため、高速インターフェース回路１２０のためのデカップリングコンデンサＤＣＣはほとんどの場合省略される。 【０１２７】 このような場合に対しても、本実施形態では、高速インターフェース回路１２０内に容量の大きなデカップリングコンデンサＤＣＣを含むため、ＣＯＧ実装に対しても高速インターフェース回路１２０の電源の安定化を保証できる。 【０１２８】 デカップリングコンデンサＤＣＣは、図１８（Ｂ）に示すように表示ドライバ１０用の電源供給線ＤＲＶＳＳとアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）とを接続する。こうすることにより、入力端子ＡＶＳＳ、ＤＶＳＳに供給される電圧が一時的に不安定化したとしても、デカップリングコンデンサＤＣＣの働きにより安定した電源を内部回路に供給することができる。また、静電気の耐量が増えるため、電源供給線ＤＲＶＳＳとアナログ用電源電圧入力端子ＡＶＳＳ（又はロジック用電源電圧入力端子ＤＶＳＳ）との間の静電気保護素子としても機能する。そのため、図１５（Ｃ）の双方向ダイオードだけを静電気保護素子として用いた場合と比べて、静電気保護機能を高くすることができる。 【０１２９】 ４．その他の効果 本実施形態では、図１９（Ａ）に示すように表示ドライバ１０用の電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３が入力端子形成領域１２４に形成されている。このため、表示ドライバ１０内では、電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３を直線的に、且つ、高速インターフェース回路１２０内に設けることができる。これに対して、図１９（Ｂ）に示す比較例では、高速インターフェース回路１２０を回り込むように電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３がレイアウトされている。このような場合、電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３の配線長が長くなるばかりか、電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３用に必要な配線面積を表示ドライバ１０内に設けなくてはならない。このため、比較例では、図１の表示ドライバ１０の短辺の幅ＤＨを短くすることが難しくなる。 【０１３０】 即ち、本実施形態では、比較例に比べて、無駄なく電源供給線ＤＲＶＳＳ、ＤＲＶＤＤ１〜ＤＲＶＤＤ３を配置できるため、表示ドライバ１０の短辺の幅ＤＨを短くすることが可能となる。 【０１３１】 また、図２０に示すように、本実施形態では、各入力端子ＰＡＤからの信号が、回路形成領域１２２のアナログ回路群ＡＣＧを通り、そして、ロジック回路群ＬＣＧに流れる。即ち、信号の流れが、アナログからロジックへと直線的に自然に流れるため、特性のよい高速インターフェース回路１２０を得ることができる。 【０１３２】 上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。 【図面の簡単な説明】 【０１３３】 【図１】本実施形態に係る表示ドライバを示す図である。 【図２】図２（Ａ）〜図２（Ｃ）は、接触抵抗の変化を説明するための図である。 【図３】本実施形態に係る表示ドライバの回路ブロック図である。 【図４】図４（Ａ）〜図４（Ｂ）は、本実施形態に係るインターフェース回路ブロックの構成例を示す図である。 【図５】図５（Ａ）〜図５（Ｃ）は、本実施形態に係るインターフェース回路ブロックの他の構成例を示す図である。 【図６】図６（Ａ）〜図６（Ｃ）は、入力端子形成領域と電源供給線を示す図である。 【図７】図７は、本実施形態に係るインターフェース回路ブロックの回路レイアウトの一例を示す図である。 【図８】図８（Ａ）〜図８（Ｂ）は、本実施形態に係るインターフェース回路ブロックの入力端子間領域と入力端子配置領域を示す図である。 【図９】本実施形態に係るインターフェース回路ブロックの各入力端子の配置例を示す図である。 【図１０】本実施形態に係るインターフェース回路ブロックに設けられる保護回路の配置例を示す図である。 【図１１】図１１（Ａ）〜図１１（Ｃ）は、各入力端子と保護回路との接続を示す図である。 【図１２】本実施形態に係るインターフェース回路ブロックの入力端子と電源供給線を示す図である。 【図１３】図１３（Ａ）は図１２のＡ３−Ａ３断面を示す断面図であり、図１３（Ｂ）は図１２のＡ４−Ａ４断面を示す断面図である。 【図１４】図１４（Ａ）〜図１４（Ｂ）は、保護回路の構成例を示す図である。 【図１５】図１５（Ａ）〜図１５（Ｃ）は、各入力端子と保護回路との接続を示す他の図である。 【図１６】図１６（Ａ）〜図１６（Ｃ）は、各入力端子と保護回路との接続を示す他の図である。 【図１７】図１７（Ａ）〜図１７（Ｂ）は、保護回路の構成例を示す他の図である。 【図１８】図１８（Ａ）〜図１８（Ｂ）は、本実施形態に係るデカップリングコンデンサの接続例を示す図である。 【図１９】図１９（Ａ）は本実施形態に係るインターフェース回路ブロックを示す図であり、図１９（Ｂ）は本実施形態に係る比較例を示す図である。 【図２０】本実施形態に係るインターフェース回路ブロックの信号の流れを説明するための図である。 【符号の説明】 【０１３４】 １０ 表示ドライバ、１２０ インターフェース回路ブロック、１２２ 回路形成領域、 １２４ 入力端子形成領域、１２４−１ 第１の電源入力端子形成領域、 １２４−２ 第２の電源入力端子形成領域、１２４−３ 差動信号入力端子形成領域、 １２６ ロジック回路、１２８ バイアス回路、ＤＣＣ デカップリングコンデンサ、 ＤＲＶＳＳ 第１の電源供給線、ＤＲＶＤＤ１〜ＤＲＶＤＤ３ 電源供給線、 ＤＶＤＤ、ＡＶＤＤ 第２の電源用入力端子、 ＤＶＳＳ、ＡＶＳＳ 第１の電源用入力端子、 ＤＲ１ 第１の方向、ＤＲ２ 第２の方向、ＤＲ３ 第３の方向、 ＤＭ１〜ＤＭ４、ＤＰ１〜ＤＰ４ 差動信号用入力端子、ＥＳＤ 保護回路、 ＬＳ１〜ＬＳ４ インターフェース回路ブロックの第１〜第４の辺、 ＰＡＤ 入力端子、ＰＤ１ 第１の保護回路、ＰＤ２ 第２の保護回路、 ＲＸ１〜ＲＸ４ 第１〜第Ｓの受信回路、 ＳＥＭ 半導体層、ＳＣＲ、ＳＣＲ１−１〜ＳＣＲ１−１２、ＳＣＲ２ 保護回路