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発明の名称 半導体基板の製造方法及び、半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12884(P2007−12884A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−192034(P2005−192034)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
発明者 瀧澤 照夫 / 金本 啓
要約 課題
SOI構造領域の大面積化を可能とした半導体基板の製造方法及び、半導体装置の製造方法を提供する。

解決手段
Si基板1の表面の一部に犠牲SiGe層3を形成する工程と、犠牲SiGe層3にエッチング速度を向上させるボロン(B)と、Bの拡散を抑制するカーボン(C)とを含ませる工程と、犠牲SiGe層3上にSi層5を形成する工程と、Si層5が覆われるようにしてSi基板1上に支持体膜9を形成する工程と、犠牲SiGe層3の端部の一部を露出させる開口面を支持体膜9に形成する工程と、BとCとを含む犠牲SiGe層3を開口面を介してエッチングすることにより、Si層5下に空洞部を形成する工程と、空洞部内にSiO膜を形成する工程と、を含む。空洞部を形成する際に、犠牲SiGe層3のエッチングの選択比をさらに高めることが可能である。
特許請求の範囲
【請求項1】
半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、
前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子を含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
【請求項2】
半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、
前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子と前記拡散抑制因子とを含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とする半導体基板の製造方法。
【請求項3】
前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、
前記第1半導体層内で前記速度向上因子の分布と前記拡散抑制因子の分布とが重なり合ように、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とする請求項2に記載の半導体基板の製造方法。
【請求項4】
前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、
深さ方向で前記速度向上因子の分布のピークの両側に前記拡散抑制因子の分布のピークがくるように、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とする請求項2又は請求項3に記載の半導体基板の製造方法。
【請求項5】
前記速度向上因子はボロンであり、且つ前記拡散抑制因子はカーボンであ
ることを特徴とする請求項2から請求項4の何れか一項に記載の半導体基板の製造方法。
【請求項6】
前記カーボンの濃度は、前記第1半導体層中の格子間原子濃度に合わせて、1×10〜1×1022[cm−3]の範囲で設定される事を特徴とする請求項2から請求項5の何れか一項に記載の半導体基板の製造方法。
【請求項7】
前記拡散抑制因子はフッ素であることを特徴とする請求項2から請求項4の何れか一項に記載の半導体基板の製造方法。
【請求項8】
前記第1半導体層を形成する前に、前記半導体基板の表面に高純度半導体層を形成する工程を含み、
前記第1半導体層を形成する工程では、前記高純度半導体層上に前記第1半導体層を形成することを特徴とする請求項1から請求項7の何れか一項に記載の半導体基板の製造方法。
【請求項9】
半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、
前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子を含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、
前記埋め込み酸化膜上の前記第2半導体層にトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項10】
半導体基板の表面の一部に第1半導体層を形成する工程と、
前記第1半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、
前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記速度向上因子と前記拡散抑制因子とを含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、
前記空洞部内に埋め込み酸化膜を形成する工程と、
前記埋め込み酸化膜上の前記第2半導体層にトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、半導体基板にSOI(Silicon on Insulator)構造を形成する技術に関する。
【背景技術】
【0002】
現在、半導体分野では、集積回路の低消費電力化のためシリコン・オン・インシュレータ(SOI)技術の開発が盛んである。SOI基板を用いたデバイスでは、トランジスタが持つ寄生容量を大幅に削減できるため、従来のデバイスより高速で、且つ低消費電力の特性が得られることが知られている。
その一方で、SOI基板は、SIMOX法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている(バルク基板と比べて、通常、5〜10倍程度である。)。また、SOIを用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なSOI構造を作製する方法が提案されている。
【0003】
例えば、非特許文献1に開示されているSBSI(Separation by Bonding Silicon Islands)技術は、上記提案されている方法の一つである。SBSI技術によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板の所望とする領域のみSOI構造とすることが出来、安価で高性能なSOIデバイスを実現可能とする技術である。
【0004】
具体的には、Si基板上にSiGe層とSi層とを順次(選択)エピタキシャル成長させる。次に、Si層とSiGe層とのエッチングの選択比の違いを利用して、SiGe層のみを横方向からエッチングして除去し、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiを熱酸化することにより、Si基板とSi層との間にSiO層を埋め込み、これをBOX層とする。
【非特許文献1】T,Sakai et al.“Separation by Bonding Si Islands(SBSI) for LSI Applications”,Second International SiGe Technology and Device Meeting Abstract,pp.230−231,May(2004)
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、上述したSBSI技術では、Si層とSiGe層とのエッチングの選択比はせいぜい1:100程度であり、SiGe層だけでなくSi層も多少削られていた。つまり、Si層とSiGe層とのエッチングの選択比には限界があり、Si層を削らずにSiGe層だけを横方向へ広くエッチングするということができなかった。このため、SBSI技術では、SOI構造領域の大面積化が困難であった(問題点)。
【0006】
本発明は、このような事情に鑑みてなされたものであって、SOI構造領域の大面積化を可能とした半導体基板の製造方法及び、半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【0007】
〔発明1〕 上記目的を達成するために、発明1の半導体基板の製造方法は、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子を含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである、
ここで、「半導体基板」は例えばバルクのシリコン(Si)基板であり、「第1半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム(SiGe)層である。また、「第2半導体層」は例えばエピタキシャル成長によって得られるSi層である。さらに、「速度向上因子」は例えばボロン(B)である。
【0008】
発明1の半導体基板の製造方法によれば、空洞部を形成する際に、速度向上因子によって第1半導体層を速くエッチングすることができるので、第2半導体層に対する第1半導体層のエッチングの選択比を高めることが可能である。このため、第2半導体層をあまりエッチングしないで、第1半導体層だけを横方向へ広くエッチングすることが可能であり、SOI構造領域の大面積化が可能である。
【0009】
〔発明2〕 発明2の半導体基板の製造方法は、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子と前記拡散抑制因子とを含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、を含むことを特徴とするものである。
【0010】
ここで、第1半導体層内での速度向上因子の拡散係数が大きい場合には、途中の熱工程(例えば、第2半導体層の形成工程や、絶縁膜の形成工程、埋め込み酸化膜の形成工程等)で、第1半導体中の速度向上因子が上側の第2半導体層や下側の半導体基板へ拡散してしまうおそれがある。
発明2の半導体基板の製造方法によれば、空洞部を形成する際に、速度向上因子によって第1半導体層を速くエッチングすることができる。しかも、拡散抑制因子によって速度向上因子の第2半導体層や半導体基板への拡散は抑制されるので、第2半導体層を速くエッチングしないようにすることができる。従って、発明1と比べて、第1半導体層のエッチングの選択比をさらに高めることが可能であり、第1半導体層だけを横方向へより広くエッチングすることが可能である。半導体基板においてSOI構造領域の大面積化が可能である。
【0011】
〔発明3〕 発明3の半導体基板の製造方法は、発明2の半導体基板の製造方法において、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、前記第1半導体層内で前記速度向上因子の分布と前記拡散抑制因子の分布とが重なり合ように、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とするものである。
このような構成であれば、第1半導体層内での速度向上因子の拡散が抑えられるので、第2半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
【0012】
〔発明4〕 発明4の半導体基板の製造方法は、発明2又は発明3の半導体基板の製造方法において、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませる工程では、深さ方向で前記速度向上因子の分布のピークの両側に前記拡散抑制因子の分布のピークがくるように、前記第1半導体層に前記速度向上因子と前記拡散抑制因子とを含ませることを特徴とするものである。
【0013】
ここで、「深さ方向で速度向上因子の分布のピークの両側に拡散抑制因子の分布のピークがくるように」とは、即ち、「拡散抑制因子の分布のピークを深さ方向で少なくとも2つ以上形成し、形成したピークのうちの一のピークと他のピークとによって、速度向上因子の分布のピークを挟むように」ということである。
発明4の半導体基板の製造方法によれば、途中の熱工程(例えば、第2半導体層の形成工程や、絶縁膜の形成工程、埋め込み酸化膜の形成工程等)を経た後でも、速度向上因子の拡散する範囲は、その両側に分布のピークをもつ拡散抑制因子によって第1半導体層内にほぼ限定される。従って、第2半導体層及び半導体基板への速度向上因子の拡散を効率良く抑制することができる。
【0014】
〔発明5〕 発明5の半導体基板の製造方法は、発明2から発明4の何れか一の半導体基板の製造方法において、前記速度向上因子はボロンであり、且つ前記拡散抑制因子はカーボンであることを特徴とするものである。
ここで、Bは通常、格子間原子を介して(即ち、Bからみてエネルギーの低い所)熱拡散する傾向がある。また、カーボン(C)には、格子間原子を捕獲し易いという性質がある。
発明5の半導体基板の製造方法によれば、BとCとを含む第1半導体中では、Cによって格子間原子が減少し、Bは格子間原子が少ないので多少の熱工程を経てもそれほど拡散しない。従って、Bの多くを第1半導体層中に残留させることができる。
【0015】
〔発明6〕 発明6の半導体基板の製造方法は、発明2から発明5の何れか一の半導体基板の製造方法において、前記カーボンの濃度は、前記第1半導体層中の格子間原子濃度に合わせて、1×1017〜1×1022[cm−3]の範囲で設定される事を特徴とするものである。
ここで、「格子間原子濃度に合わせて」とは、格子間原子濃度の大小の傾向に合わせて、ということである。格子間原子濃度の大小の傾向に合わせて、カーボンの濃度を上記範囲内で大きく又は小さく設定するということを意味し、必ずしも、格子間原子濃度の数値とカーボン濃度の数値とを一致させることを意味するものではない。
例えば、格子間原子の濃度が小さい場合には、カーボンの濃度を1017〜1018[cm−3]付近に設定する。また、格子間原子の濃度が大きい場合には、カーボンの濃度を1021〜1022[cm−3]付近に設定する。さらに、格子間原子の濃度が中くらいであれば、カーボンの濃度を1019〜1020[cm−3]付近に設定する。
【0016】
〔発明7〕 発明7の半導体基板の製造方法は、発明2から発明4の何れか一の半導体基板の製造方法において、前記拡散抑制因子はフッ素であることを特徴とするものである。
【0017】
〔発明8〕 発明8の半導体基板の製造方法は、発明1から発明7の半導体基板の製造方法において、前記第1半導体層を形成する前に、前記半導体基板の表面に高純度半導体層を形成する工程を含み、前記第1半導体層を形成する工程では、前記高純度半導体層上に前記第1半導体層を形成することを特徴とするものである。
このような構成であれば、本来半導体基板中に内在する格子間原子が、高純度半導体層の存在により第1半導体層へ直接拡散していく事が抑制できる為、第1半導体層を可能な限り格子間原子の無い層とすることができる。
【0018】
〔発明9〕 発明9の半導体装置の製造方法は、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層にエッチング速度を向上させる速度向上因子を含ませる工程と、前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子を含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、前記埋め込み酸化膜上の前記第2半導体層にトランジスタを形成する工程と、を含むことを特徴とするものである。
【0019】
このような構成であれば、空洞部を形成する際に、速度向上因子によって第1半導体層を速くエッチングすることができるので、第2半導体層に対する第1半導体層のエッチングの選択比を高めることが可能である。このため、第2半導体層をあまりエッチングしないで、第1半導体層だけを横方向へ広くエッチングすることが可能であり、SOI構造領域の大面積化が可能である。
これにより、半導体基板にSOI構造のトランジスタ(以下、「SOIトランジスタ」という。)を多く形成することが可能である。
【0020】
〔発明10〕 発明10の半導体装置の製造方法は、半導体基板の表面の一部に第1半導体層を形成する工程と、前記第1半導体層にエッチング速度を向上させる速度向上因子と、前記速度向上因子の拡散を抑制する拡散抑制因子とを含ませる工程と、前記第1半導体層よりもエッチングの選択比が小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第1半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記速度向上因子と前記拡散抑制因子とを含む前記第1半導体層を前記開口面を介してエッチングすることにより、前記第2半導体層下に空洞部を形成する工程と、前記空洞部内に埋め込み酸化膜を形成する工程と、前記埋め込み酸化膜上の前記第2半導体層にトランジスタを形成する工程と、を含むことを特徴とするものである。
【0021】
このような構成であれば、空洞部を形成する際に、速度向上因子によって第1半導体層を速くエッチングすることができる。しかも、拡散抑制因子によって速度向上因子の第2半導体層や半導体基板への拡散は抑制されるので、第2半導体層を速くエッチングしないようにすることができる。従って、発明1と比べて、第1半導体層のエッチングの選択比をさらに高めることが可能であり、第1半導体層だけを横方向へより広くエッチングすることが可能である。
【0022】
これにより、半導体基板においてSOI構造領域の大面積化が可能であり、SOIトランジスタを多く形成することが可能である。また、空洞部を形成する際に、第1半導体層を十分にオーバーエッチングすることができるので、パーティクルの発生を抑えることができる。これにより、SOIトランジスタの歩留まりを向上させることができる。
本発明は、バルクの半導体基板の所望とする領域のみSOI構造を形成する、いわゆるSBSI技術に適用して極めて好適である。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施の形態を図面を参照しながら説明する。
図1は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図であり、図2(A)、図3(A)及び図4(A)は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図である。また、図2(B)は図2(A)のX1−X1′矢視断面図であり、図2(C)は図2(A)のY1−Y1 ′矢視断面図である。さらに、図3(B)は図3(A)のX2−X2′矢視断面図であり、図3(C)は図3(A)のY2−Y2 ′矢視断面図である。また、図4(B)は図4(A)のX3−X3′矢視断面図であり、図4(C)は図4(A)のY3−Y3 ′矢視断面図である。
【0024】
図1(A)に示すように、まず始めに、バルクのシリコンウエーハであるSi基板1上に、ボロン(B)原子とカーボン(C)原子とを含む犠牲SiGe層3を形成し、その上にSi層5を形成する。犠牲SiGe層3及びSi層5は、それぞれエピタキシャル成長(又は、選択エピタキシャル成長)によって形成する。
ここで、SiGe中にBを含ませると、SiGeとSiの選択エッチ比が向上する(つまり、SiGeがエッチングされ易くなる。)が、BはSiGe等の半導体中で拡散係数が大きく、途中の熱工程(Si層5のエピタキシャル成長、CVD、酸化などの工程)で拡散しやすい。そのため、Bの熱拡散を考慮すると、SiGe中にBを含ませただけでは、必ずしも選択比向上の効果が得られるとは言えない面がある。そこで、本実施の形態では、犠牲SiGe層3をエピタキシャル成長させる際に、犠牲SiGe層3中にBとCの両方を含ませる。
【0025】
Bは通常、格子間原子を介して(即ち、Bからみてエネルギーの低い所)熱拡散する傾向がある。また、Cには、格子間原子を捕獲し易いという性質がある。そのため、BとCとを含むSiGe中では、Cによって格子間原子が減少し、Bは格子間原子が少ないので多少の熱工程を経てもそれほど拡散せず、Bの多くがSiGe中に留まり続ける。SiGe中でのC濃度は、その格子間原子密度に合わせて1×1017〜1022[cm−3]程度に設定するのが良いが、本実施例ではSiGe中でのC濃度を1×1019〜10[cm−3]程度とした。また本実施例ではBの拡散抑制因子としてCを用いたが、本発明はこれに限るものではない。フッ素なども格子間原子を捕獲する性質があるという報告もあり、このような原子を拡散抑制因子として用いればよい。
【0026】
つまり、Bは犠牲SiGe層3のエッチング速度を向上させる速度向上因子として働き、CはBの拡散を抑制する拡散抑制因子として働く。そのため、BとCとを含む犠牲SiGe層3は、途中の熱工程を経た後も、その上下を挟むSi基板1やSi層5に対してBの分布をおよそ急峻に維持し続けることができる。このようなBとCとを含む犠牲SiGe層3のエピタキシャル成長は、例えば、ジシランガス、ゲルマンガス、ジボランガス、ジメチルシランガス、等を用いて行う。また、Bの濃度はジボランガスの流量で、Cの濃度はジメチルシランガスの流量でそれぞれ調整する。
【0027】
なお、この犠牲SiGe層3のエピタキシャル成長では、例えば、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとを一致させることで、図5(A)に示すように、Bの分布とCの分布とを重ね合わせておく。犠牲SiGe層3およびSi層5の膜厚は、例えば10〜200[nm]程度である。
次に、図1(A)に示すように、CVDなどの方法により、犠牲SiGe層3上にシリコン酸化(SiO)膜7を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、図1(B)に示すように、犠牲SiGe層3、Si層5およびSiO膜7をパターニングすることにより、SOI構造となるアクティブ領域以外の半導体基板1を露出させる。
【0028】
次に、図1(C)に示すように、CVDなどの方法により、Si基板1上の全面に支持体膜9を形成する。この支持体膜9は、Si層5下に空洞部を形成する際にSi層5を支持するための膜であり、その膜の材料は例えば、シリコン室化膜またはシリコン酸化膜等である。
次に、図2(A)〜(C)に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支特体膜をパターニングすることにより、犠牲SiGe層3の側面(端部)の一部を露出させる開口面を形成する。ここで、犠牲SiGe層3の側面の一部を露出させる場合、犠牲SiGe層3の側面の残りの一部は支持体膜9で覆われたままにする。
【0029】
次に、図3(A)〜(C)に示すように、支持体膜9に形成された開口面を介してフッ硝酸等のエッチング液を犠牲SiGe層3およびSi層5に接触させることにより、SiGe層をエッチングして除去し、Si基板1とSi層5との間に空洞部11を形成する。
ここでは、犠牲SiGe層3の側面の残りの一部は支持体膜9で覆われたままであり、それゆえ、犠牲SiGe層3が除去された場合においても、支持体膜9によってSi層5及びSiO膜7はSi基板1上で支持された状態を維持することができる。
【0030】
図5(B)は、途中の熱工程を経た後のBとCの分布の一例を示す図である。犠牲SiGe層3を形成してから空洞部11を形成するまでの途中の熱工程で、CはSi基板1側とSi層5側とに熱拡散しているが、BはCの存在によって犠牲SiGe層3中での熱拡散が抑制されており、図5(B)に示すように、Si基板1やSi層5方向にあまり拡散していない。
【0031】
従って、空洞部11を形成する工程では、犠牲SiGe層3を速くエッチングすることができ、且つSi層5を速くエッチングしないようにすることができる。これにより、空洞部11を形成する際に犠牲SiGe層3だけを横方向へより広くエッチングすることが可能である。
次に、Si基板1およびSi層5の熱酸化を行う。これより、図4(A)〜(C)に、Si基板1とSi層5との間の空洞部を埋め込むようにしてSiO膜13が形成される。SiO膜13による空洞部の埋め込みが十分でない場合には、熱酸化の後でCVDなどの方法により空洞部内にSiO膜等を堆積させるようにしても良い。
【0032】
その後、Si基板1上の全面に酸化膜(図示せず)を堆積する。そして、CMP(化学的機械的研磨)を行うことにより酸化膜を平坦化し、Si層5の表面を露出させる。次に、Si層5の表面の熱酸化を行うことにより、Si層5の表面にゲート絶縁膜(図示せず)を形成する。そして、ゲート絶縁膜が形成されたSi層5上にゲート電極(図示せず)を形成する。また、このゲート電極等をマスクとして、As、P、Bなどの不純物をSi層5内にイオン注入することにより、ソース及びドレイン(図示せず)を形成し、Si基板1にSOIトランジスタを完成させる。
【0033】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、空洞部11を形成する際に、Bによって犠牲SiGe層3を速くエッチングすることができる。しかも、CによってBのSi層5やSi基板1への拡散は抑制されるので、Si層5を速くエッチングしないようにすることができる。従って、発明1と比べて、犠牲SiGe層3のエッチングの選択比をさらに高めることが可能であり、犠牲SiGe層3だけを横方向へより広くエッチングすることが可能である。
【0034】
これにより、SiGe選択エッチに高選択比を得る事が可能となり、Si基板1においてSOI構造領域の大面積化が可能となる。高面積で、欠陥の少ないSOI領域を通常のバルクウエーハ上に形成することができ、バルクウエーハ上にSOIトランジスタを多く形成することが可能となる。それゆえ、低消費と高耐圧を両立した低消費Mixed−Signaled集積回路が実現できる。安価で、低消費電力なデバイスの提供が可能となる。
【0035】
また、空洞部11を形成する際に、犠牲SiGe層3を十分にオーバーエッチングすることができるので、パーティクルの発生を抑えることができる。これにより、SOIトランジスタの歩留まりを向上させることができる。
この実施の形態では、Si基板1が本発明の「半導体基板」に対応し、犠牲SiGe層3が本発明の「第1半導体層」に対応している。また、ボロン(B)が本発明の「速度向上因子」に対応し、カーボン(C)が本発明の「拡散抑制因子」に対応している。さらに、Si層5が本発明の「第2半導体層」に対応し、支持体膜9が本発明の「絶縁膜」に対応している。また、SiO膜13が本発明の「埋め込み酸化膜」に対応している。
【0036】
なお、この実施の形態では、犠牲SiGe層3をエピタキシャル成長により形成する際に、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとを一致させることで、図5(A)に示すように、Bの分布とCの分布とを重ね合わせる場合について説明した。
しかしながら、この犠牲SiGe層3を形成する工程では、図6(A)に示すように、深さ方向でBの分布のピークの両側にCの分布のピークがくるようにしても良い。このようなピークのズレは、例えばエピタキシャル成長時に変調ドープを行う、又は、ジボランガスを流すタイミングとジメチルシランガスを流すタイミングとをずらすことで、実現可能である。図6(A)に示すような分布であれば、途中の熱工程を経た後でも図6(B)に示すように、Bの拡散する範囲は、その両側に分布のピークをもつCによって犠牲SiGe層3内にほぼ限定される。従って、Si層5及びSi基板1へのBの拡散を効率良く抑制することができる。
【0037】
また、この実施の形態では、Si基板1の上に犠牲SiGe層3を直接形成する場合について説明したが、Si基板1と犠牲SiGe層3との間にバッファ層として高純度Si層(本発明の「高純度半導体層」に対応)を形成しても良い。即ち、Si基板1上に高純度Si層を形成し、その上に犠牲SiGe層3を形成する。この高純度Si層は、例えばエピタキシャル成長により形成する。
【0038】
このような構成であれば、Si基板1側から犠牲SiGe層3へ格子間原子が直接拡散していく事が抑えられるため、犠牲SiGe層3を可能な限り格子間原子の無い層とすることができる。従って、Bの拡散をさらに抑制することができる。
さらに、この実施の形態では、「半導体基板」の材質がSiで、「第1半導体層」の材質がSiGeで、「第2半導体層」の材質がSiの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基板」の材質としては、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。また、「第1半導体層」の材質としては、Si基板1および第2半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第1半導体層」および「第2半導体層」の材質として、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。
【図面の簡単な説明】
【0039】
【図1】実施の形態に係る半導体装置の製造方法を示す図(その1)。
【図2】実施の形態に係る半導体装置の製造方法を示す図(その2)。
【図3】実施の形態に係る半導体装置の製造方法を示す図(その3)。
【図4】実施の形態に係る半導体装置の製造方法を示す図(その4)。
【図5】(A)はドープ直後のBとCの分布例を示し、(B)は熱工程を経た後でのBとCの分布例を示す図(例1)。
【図6】(A)はドープ直後のBとCの分布例を示し、(B)は熱工程を経た後でのBとCの分布例を示す図(例2)。
【符号の説明】
【0040】
1 Si基板、3 犠牲SiGe層、5 Si層、7 SiO膜、9 支持体膜、11 空洞部、13 (埋め込み)SiO




 

 


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