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発明の名称 集積回路装置及び電子機器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12869(P2007−12869A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−191709(P2005−191709)
出願日 平成17年6月30日(2005.6.30)
代理人 【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
発明者 熊谷 敬 / 石山 久展 / 前川 和広 / 伊藤 悟 / 藤瀬 隆史 / 唐澤 純一 / 小平 覚
要約 課題
高速シリアル転送の信号品質を維持できる集積回路装置、電子機器の提供。

解決手段
集積回路装置は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向D1とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向D2とした場合に、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBNを含む。回路ブロックCB1〜CBNは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックHBと、HB以外の回路ブロックとを含む。高速インターフェース回路ブロックHBは、回路ブロックCB1〜CBNのうちの第M(2≦M≦N−1)の回路ブロックCBMとして配置される。
特許請求の範囲
【請求項1】
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックは、
差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、
前記高速インターフェース回路ブロックは、前記第1〜第Nの回路ブロックのうちの第M(2≦M≦N−1)の回路ブロックとして配置されることを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記Mは、[N/2]−2≦M≦[N/2]+3([X]はXを越えない最大の整数)であることを特徴とする集積回路装置。
【請求項3】
請求項1又は2において、
前記第Mの回路ブロックは、
前記高速インターフェース回路ブロックと、他の回路ブロックとを含むことを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記第Mの回路ブロックに含まれる前記他の回路ブロックは、表示制御信号を生成するロジック回路ブロックであることを特徴とする集積回路装置。
【請求項5】
請求項4において、
前記第1〜第Nの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックを含み、
前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記階調電圧生成回路ブロックは、前記第1の方向に沿って隣接して配置されることを特徴とする集積回路装置。
【請求項6】
請求項5において、
前記第1〜第Nの回路ブロックは、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも1つのデータドライバブロックを含み、
前記階調電圧生成回路ブロックは、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項7】
請求項3において、
前記第Mの回路ブロックに含まれる前記他の回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックであることを特徴とする集積回路装置。
【請求項8】
請求項7において、
前記第1〜第Nの回路ブロックは、
表示制御信号の生成と階調特性の調整データの設定を行うロジック回路ブロックを含み、
前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記ロジック回路ブロックは、前記第1の方向に沿って隣接して配置されることを特徴とする集積回路装置。
【請求項9】
請求項8において、
前記第1〜第Nの回路ブロックは、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも1つのデータドライバブロックを含み、
前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックは、前記ロジック回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項10】
請求項1乃至9のいずれかにおいて、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むことを特徴とする集積回路装置。
【請求項11】
請求項10において、
前記高速インターフェース回路ブロックは、前記第2のインターフェース領域の前記第2の方向側に隣接して配置されることを特徴とする集積回路装置。
【請求項12】
請求項10又は11において、
集積回路装置の前記第2の方向での幅をWとし、集積回路装置の前記第1の方向での長さをLDとした場合に、集積回路装置の形状比SP=LD/Wは、SP>10であることを特徴とする集積回路装置。
【請求項13】
請求項10乃至12のいずれかにおいて、
前記第1のインターフェース領域、前記第1〜第Nの回路ブロック、前記第2のインターフェース領域の前記第2の方向での幅を、各々、W1、WB、W2とした場合に、集積回路装置の前記第2の方向での幅Wは、W1+WB+W2≦W<W1+2×WB+W2であることを特徴とする集積回路装置。
【請求項14】
請求項13において、
集積回路装置の前記第2の方向での幅Wは、W<2×WBであることを特徴とする集積回路装置。
【請求項15】
請求項1乃至14のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【0002】
近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling)などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【0003】
一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第1の機器部分と、表示パネルやカメラが設けられる第2の機器部分と、第1、第2の機器部分を接続するヒンジなどの接続部分により構成される。従って、第1の機器部分に設けられる第1の基板と、第2の機器部分に設けられる第2の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
【0004】
ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。そして、上述した第1、第2の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。
【0005】
しかしながら、表示ドライバの集積回路装置を例えばCOG(Chip On Glass)実装した場合に、外部接続端子であるバンプでの接触抵抗が原因となって、高速シリアル転送の信号品質が劣化するという問題が判明した。
【0006】
また、表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
【特許文献1】特開2001−222249号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速シリアル転送の信号品質を維持できる集積回路装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【0008】
本発明は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、前記第1〜第Nの回路ブロックは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、前記高速インターフェース回路ブロックは、前記第1〜第Nの回路ブロックのうちの第M(2≦M≦N−1)の回路ブロックとして配置される集積回路装置に関係する。
【0009】
本発明では、第1〜第Nの回路ブロックが第1の方向に沿って配置され、この第1〜第Nの回路ブロックが、高速インターフェース回路ブロックとそれ以外の回路ブロックを含む。そして高速インターフェース回路ブロックが、第1〜第Nの回路ブロックのうちの両端の回路ブロックを除く第Mの回路ブロックとして配置される。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質を維持できる。
【0010】
また本発明では、前記Mは、[N/2]−2≦M≦[N/2]+3([X]はXを越えない最大の整数)であってもよい。
【0011】
このようにすれば、高速インターフェース回路ブロックが集積回路装置の中央付近に配置されるようになるため、外部接続端子の接触抵抗を原因とするインピーダンス不整合を更に抑えることができる。
【0012】
また本発明では、前記第Mの回路ブロックは、前記高速インターフェース回路ブロックと、他の回路ブロックとを含むようにしてもよい。
【0013】
このようにすれば無駄の無いレイアウトを実現できる。
【0014】
また本発明では、前記第Mの回路ブロックに含まれる前記他の回路ブロックは、表示制御信号を生成するロジック回路ブロックであってもよい。
【0015】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【0016】
また本発明では、前記第1〜第Nの回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックを含み、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記階調電圧生成回路ブロックは、前記第1の方向に沿って隣接して配置されるようにしてもよい。
【0017】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線と、階調電圧生成回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【0018】
また本発明では、前記第1〜第Nの回路ブロックは、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも1つのデータドライバブロックを含み、前記階調電圧生成回路ブロックは、前記ロジック回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記データドライバブロックとの間に配置されるようにしてもよい。
【0019】
このようにすれば、調整データの信号線や階調電圧の出力線を効率良く配線できるようになり、配線効率を向上できる。
【0020】
また本発明では、前記第Mの回路ブロックに含まれる前記他の回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックであってもよい。
【0021】
このようにすれば、高速インターフェース回路ブロックと階調電圧生成回路ブロックとで、例えば電源配線等の共用化を図れ、レイアウト効率を向上できる。
【0022】
また本発明では、前記第1〜第Nの回路ブロックは、表示制御信号の生成と階調特性の調整データの設定を行うロジック回路ブロックを含み、前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックと、前記ロジック回路ブロックは、前記第1の方向に沿って隣接して配置されるようにしてもよい。
【0023】
このようにすれば、高速インターフェース回路ブロックとロジック回路ブロックとの間の信号線と、階調電圧生成回路ブロックとロジック回路ブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
【0024】
また本発明では、前記第1〜第Nの回路ブロックは、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも1つのデータドライバブロックを含み、前記階調電圧生成回路ブロック及び前記高速インターフェース回路ブロックを含む前記第Mの回路ブロックは、前記ロジック回路ブロックと前記データドライバブロックとの間に配置されるようにしてもよい。
【0025】
このようにすれば、調整データの信号線や階調電圧の出力線を効率良く配線できるようになり、配線効率を向上できる。
【0026】
また本発明では、前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むようにしてもよい。
【0027】
また本発明では、前記高速インターフェース回路ブロックは、前記第2のインターフェース領域の前記第2の方向側に隣接して配置されるようにしてもよい。
【0028】
このようにすれば、第2のインターフェース領域に配置されるパッド等と高速インターフェース回路ブロックとをショートパスで接続できるようになり、配線効率を向上できる。
【0029】
また本発明では、集積回路装置の前記第2の方向での幅をWとし、集積回路装置の前記第1の方向での長さをLDとした場合に、集積回路装置の形状比SP=LD/Wは、SP>10であってもよい。
【0030】
このようにすれば細長の集積回路装置を実現でき、実装の容易化と装置の低コスト化を両立できる。
【0031】
また本発明では、前記第1のインターフェース領域、前記第1〜第Nの回路ブロック、前記第2のインターフェース領域の前記第2の方向での幅を、各々、W1、WB、W2とした場合に、集積回路装置の前記第2の方向での幅Wは、W1+WB+W2≦W<W1+2×WB+W2であってもよい。
【0032】
このような関係式が成り立つ集積回路装置によれば、第2の方向における回路ブロックの幅を確保しつつ(過度な扁平レイアウトにすることなく)、第2の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。
【0033】
また本発明では、集積回路装置の前記第2の方向での幅Wは、W<2×WBであってもよい。
【0034】
このようにすれば、第1〜第Nの回路ブロックの第2の方向での幅を大きく確保しながらも、集積回路装置の第2の方向での幅を小さくできる。
【0035】
また本発明は上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【0036】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0037】
1.比較例
図1(A)に本実施形態の比較例となる集積回路装置500を示す。図1(A)の集積回路装置500はメモリブロックMB(表示データRAM)とデータドライバブロックDBを含む。そしてメモリブロックMBとデータドライバブロックDBはD2方向に沿って配置されている。またメモリブロックMB、データドライバブロックDBは、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
【0038】
ホスト側からの画像データはメモリブロックMBに書き込まれる。そしてデータドライバブロックDBは、メモリブロックMBに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図1(A)において画像データの信号の流れはD2方向である。このため、図1(A)の比較例では、この信号の流れに合わせて、メモリブロックMBとデータドライバブロックDBをD2方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。
【0039】
ところが図1(A)の比較例では以下のような課題がある。
【0040】
第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置500を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図2(A)に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば22μm以上であることが望ましいが、図2(A)のような単純シュリンクでは例えば17μmピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。
【0041】
第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図1(A)の比較例では、ある製品では図1(B)のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図1(C)に示すようにこれらのピッチが一致しなくなる。そして図1(C)のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にD1方向にブロックが扁平している図1(A)の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置500のD2方向での幅Wが大きくなり、チップ面積が増加し、コスト増を招く。
【0042】
一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図1(A)の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。
【0043】
2.集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置10の構成例を図3に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
【0044】
図3に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。即ち、図1(A)の比較例では回路ブロックがD2方向に並んでいるが、本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。また各回路ブロックは、図1(A)の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
【0045】
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12(第1のI/O領域)は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14(第2のI/O領域)は、回路ブロックCB1〜CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、D2方向において1つの回路ブロック(データドライバブロック)だけが存在する。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。
【0046】
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
【0047】
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
【0048】
なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。
【0049】
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
【0050】
例えば図4に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ(RAM)内蔵のアモルファスTFT(Thin Film Transistor)パネル用表示ドライバでは、回路ブロックCB1〜CBNは、メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路のブロックを省略できる。
【0051】
図5(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図5(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図5(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図5(B)はQVGA、64階調用の表示ドライバをターゲットとしている。
【0052】
図5(A)(B)では、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。
【0053】
また図5(A)では、メモリブロックMB1〜MB4のうちのMB1(広義には第Jのメモリブロック。1≦J<I)のD3方向側に、データドライバブロックDB1〜DB4のうちのDB1(広義には第Jのデータドライバブロック)が隣接して配置される。またメモリブロックMB1のD1方向側に、メモリブロックMB2(広義には第J+1のメモリブロック)が隣接して配置される。そしてメモリブロックMB2のD1方向側に、データドライバブロックDB2(広義には第J+1のデータドライバブロック)が隣接して配置される。メモリブロックMB3、MB4、データドライバブロックDB3、DB4の配置も同様である。このように図5(A)では、MB1、MB2の境界線に対して線対称にMB1、DB1とMB2、DB2が配置され、MB3、MB4の境界線に対して線対称にMB3、DB3とMB4、DB4とが配置される。なお図5(A)では、DB2とDB3が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
【0054】
一方、図5(B)では、メモリブロックMB1〜MB4のうちのMB1(第Jのメモリブロック)のD3方向側に、データドライバブロックDB1〜DB4のうちのDB1(第Jのデータドライバブロック)が隣接して配置される。またMB1のD1方向側にDB2(第J+1のデータドライバブロック)が配置される。またDB2のD1方向側にMB2(第J+1のメモリブロック)が配置される。DB3、MB3、DB4、MB4も同様に配置される。なお図5(B)では、MB1とDB2、MB3とDB4が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
【0055】
図5(A)のレイアウト配置によれば、メモリブロックMB1とMB2や、MB3とMB4の間で(第J、第J+1のメモリブロックの間で)、カラムアドレスデコーダを共用できるという利点がある。一方、図5(B)のレイアウト配置によれば、データドライバブロックDB1〜DB4から出力側I/F領域12へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
【0056】
なお本実施形態の集積回路装置10のレイアウト配置は図5(A)(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
【0057】
図6(A)に本実施形態の集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。この幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅(最大幅)であり、バンプの形成領域は含まない。またWは集積回路装置10のD2方向での幅である。本実施形態では図6(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができる。或いは、W1+W2<WBが成り立つため、W<2×WBとすることもできる。
【0058】
図1(A)の比較例では、図6(B)に示すように2以上の複数の回路ブロックがD2方向に沿って配置される。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2(A)に示すようにD1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【0059】
これに対して本実施形態では図3、図5(A)(B)に示すように複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図6(A)に示すように、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って図2(B)に示すように、集積回路装置10のD1方向での長さLDを維持したままで、D2方向での幅Wを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば22μm以上に維持することができ、実装を容易化できる。
【0060】
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図5(A)(B)において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図5(A)(B)はメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
【0061】
また本実施形態では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図5(A)(B)において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。
【0062】
なお第2の比較例として、例えばデータドライバブロックをD1方向に細長に配置し、データドライバブロックのD4方向側に、メモリブロックなどの他の複数の回路ブロックをD1方向に沿って配置する手法も考えられる。しかしながらこの第2の比較例では、メモリブロックなどの他の回路ブロックと出力側I/F領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のD2方向での幅Wが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Wが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図1(B)(C)で説明したピッチの不一致の問題が生じ、設計効率を向上できない。
【0063】
また本実施形態の第3の比較例として、同一機能の回路ブロック(例えばデータドライバブロック)だけをブロック分割して、D1方向に並べて配置する手法も考えられる。しかしながら、この第3の比較例では、集積回路装置に同一機能(例えばデータドライバの機能)だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックCB1〜CBNは、少なくとも2つの異なる機能を有する回路ブロックを含む。従って図4、図5(A)(B)に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。
【0064】
3.回路構成
図7に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図7に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(kビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
【0065】
ロジック回路40(例えば自動配置配線回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に階調特性(γ特性)の調整データ(γ補正データ)を出力したり、電源回路90の電圧生成を制御する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリに書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
【0066】
高速I/F回路120は、シリアルバスを介した高速シリアル転送を実現する。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト(ホストデバイス)との間で高速シリアル転送が実現される。
【0067】
図7において、高速I/F回路120、ホストインターフェース回路46、RGBインターフェース回路48からは1画素単位でメモリ20へのアクセスが行われる。一方、データドライバ50へは、高速I/F回路120、ホストインターフェース回路46、RGBインターフェース回路48とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
【0068】
データドライバ50は表示パネルのデータ線を駆動するための回路であり、図8(A)にその構成例を示す。データラッチ回路52は、メモリ20からのデジタルの画像データをラッチする。D/A変換回路54(電圧選択回路)は、データラッチ回路52にラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路110から複数(例えば64段階)の階調電圧(基準電圧)を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路56(駆動回路、バッファ回路)は、D/A変換回路54からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路56の一部(例えば演算増幅器の出力段)をデータドライバ50には含ませずに、他の領域に配置する構成としてもよい。
【0069】
走査ドライバ70は表示パネルの走査線を駆動するための回路であり、図8(B)にその構成例を示す。シフトレジスタ72は順次接続された複数のフリップフロップを含み、シフトクロック信号SCKに同期してイネーブル入出力信号EIOを順次シフトする。レベルシフタ76は、シフトレジスタ72からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路78は、レベルシフタ76により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ70は図8(C)に示す構成であってもよい。図8(C)では、走査アドレス生成回路73が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ76、出力回路78を介して走査電圧が出力される。
【0070】
電源回路90は各種の電源電圧を生成する回路であり、図9(A)にその構成例を示す。昇圧回路92は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、1次〜4次昇圧回路などを含むことができる。この昇圧回路92により、走査ドライバ70や階調電圧生成回路110が使用する高電圧を生成できる。レギュレータ回路94は、昇圧回路92により生成された昇圧電圧のレベル調整を行う。VCOM生成回路96は、表示パネルの対向電極に供給するVCOM電圧を生成して出力する。制御回路98は電源回路90の制御を行うものであり、各種の制御レジスタなどを含む。
【0071】
階調電圧生成回路(γ補正回路)110は階調電圧を生成する回路であり、図9(B)にその構成例を示す。選択用電圧生成回路112(電圧分割回路)は、電源回路90で生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧VS0〜VS255(広義にはR個の選択用電圧)を出力する。具体的には選択用電圧生成回路112は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧VS0〜VS255として出力する。階調電圧選択回路114は、ロジック回路40により調整レジスタ116に設定された階調特性の調整データに基づいて、選択用電圧VS0〜VS255の中から、例えば64階調の場合には64個(広義にはS個。R>S)の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路112に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ116に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路112や階調電圧選択回路114に、インピーダンス変換回路(ボルテージフォロワ接続の演算増幅器)を設ける構成にしてもよい。
【0072】
図10(A)に、図8(A)のD/A変換回路54が含む各DAC(Digital Analog Converter)の構成例を示す。図10(A)の各DACは、例えばサブピクセル毎(或いは画素毎)に設けることができ、ROMデコーダ等により構成される。そしてメモリ20からの6ビットのデジタルの画像データD0〜D5とその反転データXD0〜XD5に基づいて、階調電圧生成回路110からの階調電圧V0〜V63のいずれかを選択することで、画像データD0〜D5をアナログ電圧に変換する。そして得られたアナログ電圧の信号DAQ(DAQR、DAQG、DAQB)を出力回路56に出力する。
【0073】
なお低温ポリシリコンTFT用の表示ドライバ等で、R用、G用、B用のデータ信号をマルチプレクスして表示ドライバに送る場合(図10(C)の場合)には、R用、G用、B用の画像データを、1つの共用のDACを用いてD/A変換することもできる。この場合には図10(A)の各DACは画素毎に設けられる。
【0074】
図10(B)に、図8(A)の出力回路56が含む各出力部SQの構成例を示す。図10(B)の各出力部SQは画素毎に設けることができる。各出力部SQは、R(赤)用、G(緑)用、B(青)用のインピーダンス変換回路OPR、OPG、OPB(ボルテージフォロワ接続の演算増幅器)を含み、DACからの信号DAQR、DAQG、DAQBのインピーダンス変換を行って、データ信号DATAR、DATAG、DATABをR、G、B用のデータ信号出力線に出力する。なお例えば低温ポリシリコンTFTパネルの場合には、図10(C)に示すようなスイッチ素子(スイッチ用トランジスタ)SWR、SWG、SWBを設け、R用、G用、B用のデータ信号が多重化されたデータ信号DATAを、インピーダンス変換回路OPが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部SQに、図10(B)(C)のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。
【0075】
図7の高速I/F回路(シリアルインターフェース回路)120は、差動信号を用いたシリアルバス(高速シリアルバス)を介してデータ転送を行う回路であり、図11(A)にその構成例を示す。
【0076】
トランシーバ130は、差動信号(差動データ信号、差動ストローブ信号、差動クロック信号)を用いたシリアルバスを介してパケット(コマンド、データ)を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりパケットの送受信が行われる。このトランシーバ130は、差動信号線を駆動する物理層回路(アナログフロントエンド回路)や高速ロジック回路(シリアル/パラレル変換回路、パラレル/シリアル変換回路)などを含むことができる。またシリアルバスのインターフェース規格しては、例えばMDDI(Mobile Display Digital Interface)規格などを採用できる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。またトランシーバ130は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。
【0077】
リンクコントローラ150は、物理層の上層であるリンク層やトランザクション層の処理を行う。具体的には、シリアルバスを介してホスト(ホストデバイス)からトランシーバ130がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ150は、シリアルバスを介してホストにパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ130に指示する。
【0078】
ドライバI/F回路160は、高速I/F回路120と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバI/F回路160は、アドレス0信号A0、ライト信号WR、リード信号RD、パラレルデータ信号PDATA、チップセレクト信号CSなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路(ホストインターフェース回路46)に出力する。
【0079】
図11(B)にトランシーバの構成例を示す。図11(B)はMDDI規格に準拠したトランシーバの例である。図11(B)において、トランシーバ140はホストデバイスに内蔵され、トランシーバ130は表示ドライバに内蔵される。また136、142、144はトランスミッタ回路であり、132、134、146はレシーバ回路である。また138、148はウェイクアップ検出回路である。ホスト側のトランスミッタ回路142は差動ストローブ信号STB+/−を駆動する。そしてクライアント側のレシーバ回路132は、駆動により抵抗RT1の両端に発生した電圧を増幅し、ストローブ信号STB_Cを後段の回路に出力する。またホスト側のトランスミッタ回路144はデータ信号DATA+/−を駆動する。そしてクライアント側のレシーバ回路134は、駆動により抵抗RT2の両端に発生した電圧を増幅し、データ信号DATA_C_HCを後段の回路に出力する。図11(C)に示すように送信側は、データ信号DATAとクロック信号CLKの排他的論理和をとることで、ストローブ信号STBを生成し、このSTBを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号DATAとストローブ信号STBの排他的論理和をとることで、クロック信号CLKを再生する。
【0080】
なおトランシーバの構成は図11(B)に限定されず、例えば図12(A)(B)に示すような種々の変形実施が可能である。
【0081】
例えば図12(A)の第1の変形例において、DTO+、DTO−は、ホスト側のトランスミッタ回路242がターゲット側のレシーバ回路232に出力する差動データ信号(OUTデータ)である。CLK+、CLK−は、ホスト側のトランスミッタ回路244がターゲット側のレシーバ回路234に出力する差動クロック信号である。ホスト側はCLK+/−のエッジに同期してDTO+/−を出力する。従ってターゲット側は、CLK+/−を用いてDTO+/−をサンプリングして取り込むことができる。更に図12(A)では、ターゲット側はホスト側から供給されたクロックCLK+/−に基づいて動作する。即ちCLK+/−はターゲット側のシステムクロックになる。このためPLL回路249はホスト側に設けられ、ターゲット側には設けられていない。
【0082】
DTI+、DTI−はターゲット側のトランスミッタ回路236がホスト側のレシーバ回路246に出力する差動データ信号(INデータ)である。STB+、STB−は、ターゲット側のトランスミッタ回路238がホスト側のレシーバ回路248に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたCLK+/−に基づいてSTB+/−を生成して出力する。そしてターゲット側はSTB+/−のエッジに同期してDTI+/−を出力する。従ってホスト側は、STB+/−を用いてDTI+/−をサンプリングして取り込むことができる。
【0083】
また図12(B)の第2の変形例において、データ用のレシーバ回路250は差動データ信号DATA+、DATA−を受信する。そしてレシーバ回路250は、DATA+、DATA−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータSDATAを後段のシリアル/パラレル変換回路254に出力する。クロック用のレシーバ回路252は差動クロック信号CLK+、CLK−を受信する。そしてレシーバ回路252は、CLK+、CLK−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックCLKを後段のPLL回路256に出力する。シリアル/パラレル変換回路254は、データ用レシーバ回路250からのシリアルデータSDATAをサンプリングし、パラレルデータPDATAに変換して出力する。PLL(Phase Locked Loop)回路256は、クロック用レシーバ回路252により受信されたクロックCLKに基づいて、データ用レシーバ回路250で受信されたデータをサンプリングするためのサンプリングクロックSCKを生成する。具体的にはPLL回路256は、サンプリングクロックSCKとして、周波数が同一で位相が互いに異なる多相のサンプリングクロックを、シリアル/パラレル変換回路254に出力する。そしてシリアル/パラレル変換回路254は、この多相のサンプリングクロックを用いて、シリアルデータSDATAをサンプリングし、パラレルデータPDATAを出力する。バイアス回路258は、バイアス電流を制御するためのバイアス電圧VB1、VB2を生成してレシーバ回路250、252に供給する。
【0084】
4.高速I/F回路ブロック
4.1 高速I/F回路ブロックの配置
図13(A)は、集積回路装置10をガラス基板11にCOG(Chip On Glass)実装した時の様子を示している。COG実装では、金バンプ等が形成された集積回路装置10のチップが、表示パネルのガラス基板11に直接フェースダウンで実装される。こうすることで、LCDモジュールの厚さをLCDガラスの厚さまで薄くすることができる。
【0085】
ところが、このようなCOG実装等を行った場合に、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題が判明した。即ち集積回路装置10とガラス基板11の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力(熱ストレス)は、E1、E2に示す集積回路装置10の両端部の方が、E3に示す中央部よりも大きくなる。このため、E1、E2に示す両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。例えば図13(C)に示すように10年の経時変化に相当する300サイクルの温度サイクル試験を行った場合に、図13(B)のE3に示す中央部での接触抵抗は、図13(C)のF2に示すように5オーム程度から7オーム程度にしか上昇しない。これに対し、図13(B)のE1、E2に示す両端部での接触抵抗は、図13(C)のF1に示すように20オーム程度に上昇してしまう。特に図2(B)に示すように集積回路装置10がスリムで細長になるほど(チップ形状比SP=LD/Wが大きくなるほど)、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
【0086】
ところで、高速I/F回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。しかしながら、高速I/F回路のパッド(DATA+、DATA−等)として、例えば集積回路装置10の両端部のバンプに接続されるパッドを使用すると、F1に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。この結果、高速シリアル転送の信号品質が劣化する問題が生じる。
【0087】
このような問題を解決するために本実施形態では、高速I/F回路(高速シリアルインターフェース回路)ブロックを、集積回路装置10の両端を除く中央付近に配置している。具体的には図14(A)に示すように第1〜第Nの回路ブロックCB1〜CBNは、差動信号を用いたシリアルバスを介してデータ転送を行う高速I/F回路ブロックHBと、HB以外の回路ブロック(HBとは異なる機能を実現する回路ブロック)を含む。ここでHB以外の回路ブロックとは、例えばデータドライバブロック(図7の50)である。或いはロジック回路ブロックや電源回路ブロックや階調電圧生成回路ブロック(図7の40、90、110)である。或いはメモリ内蔵の場合にはメモリブロック(図7の20)であり、アモルファスTFT用の場合には走査ドライバブロック(図7の70)である。
【0088】
そして本実施形態では図14(A)に示すように、高速I/F回路ブロックHBは、回路ブロックCB1〜CBNのうちの第Mの回路ブロックCBM(2≦M≦N−1)として配置される。即ち集積回路装置10の両端の回路ブロックCB1、CBNを除く回路ブロックCBMとして配置される。このようにすれば、高速I/F回路ブロックHBは、集積回路装置10の両端に配置されないようになる。従って図13(C)のF1に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。
【0089】
そして接触抵抗の上昇を最小限に抑え、信号品質の向上を図るためには、高速I/F回路ブロックHBとして配置される回路ブロックCBMのMは、図14(B)に示すように[N/2]−2≦M≦[N/2]+3とすることができる。ここで[X]はXを越えない最大の整数である。例えば回路ブロック数がN=12である場合には、4≦M≦9となる。従って、高速I/F回路ブロックHBは、回路ブロックCB1〜CB12のうちのCB4〜CB9のいずれかとして配置されるようになる。こうすれば、高速I/F回路ブロックHBが、集積回路装置10の中央付近に配置されるようになる。従って、バンプ等での接触抵抗が図13(C)のF2に示すような特性になり、接触抵抗の上昇を原因とするインピーダンス不整合を更に抑えることができる。なお、更に[N/2]−1≦M≦[N/2]+2とすることもできる。こうすれば、高速I/F回路ブロックHBが集積回路装置10の更に真ん中付近に配置されるようになり、インピーダンス不整合を最小限に抑えることができる。
【0090】
なお高速I/F回路ブロックHBの配置については種々の変形実施が可能である。例えば図5(B)のレイアウト例ででは、高速I/F回路ブロックHBを、メモリブロックMB2とデータドライバブロックDB3の間に配置しているが、MB1とDB2の間やMB3とDB4の間に配置してもよい。即ち図5(B)において第JのメモリブロックMBJ(1≦J<I)には、第JのデータドライバブロックDBJが使用する画像データが記憶されており、MBJとDBJの間には多数の信号線が配線される。従って、高速I/F回路ブロックHBを、データドライバブロックDBJとメモリブロックMBJの間に配置せずに、メモリブロックMBJとデータドライバブロックDBJ+1の間に配置することが望ましい。
【0091】
また図5(B)において高速I/F回路ブロックHBを、走査ドライバブロックSB1と電源回路ブロックPBの間や、PBとデータドライバブロックDB1の間に配置してもよい。或いは階調電圧生成回路ブロックGBとロジック回路ブロックLBの間や、LBと走査ドライバブロックSB2の間に配置してもよい。但し高速I/F回路ブロックHBの受信データはロジック回路ブロックLBに入力されるため、高速I/F回路ブロックHBはロジック回路ブロックLBの近くに配置することが好ましく、LBに隣接して配置することが望ましい。この場合に例えば図5(B)において、ロジック回路ブロックLB(及び階調電圧生成回路ブロックGB)を、集積回路装置10の中央付近に配置してもよい。具体的には、ロジック回路ブロックLB(及び階調電圧生成回路ブロックGB)を、例えばメモリブロックMB2(広義にはMBJ)とデータドライバDB3(広義にはDBJ+1)の間に配置する。そしてロジック回路ブロックLBに隣接させて高速I/F回路ブロックHBを配置してもよい。
【0092】
また図15(A)に示すように第Mの回路ブロックCBMに、高速I/F回路ブロックHBと他の回路ブロックを含ませてもよい。即ち回路ブロックCBMに複数の回路ブロックを含ませ、そのうちの1つを高速I/F回路ブロックHBにする。そして図15(A)では、高速I/F回路ブロックHBは、入力側I/F領域14(第2のインターフェース領域)のD2方向側に隣接して配置される。また他の回路ブロックは、高速I/F回路ブロックHBのD2方向側に隣接して配置される。
【0093】
なお高速I/F回路ブロックHBに接続されるパッド(DATA+/−、STB+/−、CLK+/−、電源等のパッド)は、入力側I/F領域14のうち、HBのD4方向側の領域に配置できる。これらのパッドの下の領域やパッド間の空き領域には、保護素子(静電保護トランジスタ)などを配置できる。
【0094】
回路ブロックCBMに含ませる他の回路ブロックとしては、図15(B)に示すようにロジック回路ブロックLBを考えることができる。このロジック回路ブロックLBは表示制御信号(表示タイミングを制御したり表示処理を制御する信号)の生成や階調データの設定などを行う。即ち高速I/F回路ブロックHBが受信したデータは、ロジック回路ブロックLBを介してメモリブロックMBやデータドライバブロックDBに転送される。また高速I/F回路ブロックHBが受信したクロック信号(ストローブ信号を含む)もロジック回路ブロックLBに入力され、このクロック信号に基づいて表示制御信号等が生成される。従って高速I/F回路ブロックHBはロジック回路ブロックLBの近くに配置することが望ましく、その意味においては図15(B)に示すようにロジック回路ブロックLBと高速I/F回路ブロックHBを同じ回路ブロックCBMに含ませることが好ましい。
【0095】
そして図15(B)の配置の場合には、高速I/F回路ブロックHBは、入力側I/F領域14に隣接して配置することが望ましい。こうすれば、データやクロックの信号を高速I/F用のパッドからショートパスで高速I/F回路ブロックHBに入力できるようになり、高速シリアル転送の信号品質を向上できる。
【0096】
またロジック回路ブロックLB及び高速I/F回路ブロックHBを同じ回路ブロックCBMに含ませる場合には、図15(C)に示すように、LBとHBを含む回路ブロックCBMと、階調電圧を生成する階調電圧生成回路ブロックGBを、D1方向に沿って隣接して配置することができる。即ち、前述のように高速I/F回路ブロックHBとロジック回路ブロックLBは隣接して配置することが望ましい。また後述するように階調電圧生成回路ブロックGBとロジック回路ブロックLBも隣接して配置することが望ましい。従って図15(C)に示すように回路ブロックCBMと階調電圧生成回路ブロックGBとを隣接して配置すれば、高速I/F回路ブロックHB及び階調電圧生成回路ブロックGBを共にロジック回路ブロックLBに隣接して配置することが可能になり、レイアウト効率を向上できる。また階調電圧生成回路ブロックGBと高速I/F回路ブロックHBは、インピーダンス変換回路(演算増幅器)などのアナログ回路を含むことができる。従って図15(C)のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。なお図15(C)では、回路ブロックCB1〜CBNがデータドライバブロックDBを含んでいる。そして階調電圧生成回路ブロックGBは、ロジック回路ブロックLB及び高速I/F回路ブロックHBを含む回路ブロックCBMと、データドライバブロックDBとの間に配置される。
【0097】
また図15(D)に示すように、高速I/F回路ブロックHBと共に回路ブロックCBMに含ませる他の回路ブロックは、階調電圧生成回路ブロックGBであってもよい。即ち、前述のように高速I/F回路ブロックHBとロジック回路ブロックLBは隣接して配置することが望ましい。また後述するように階調電圧生成回路ブロックGBとロジック回路ブロックLBも隣接して配置することが望ましい。従って図15(D)に示すように回路ブロックCBMに階調電圧生成回路ブロックGBと高速I/F回路ブロックHBを含ませれば、これらのGBとHBを共にロジック回路ブロックLBに隣接させることが可能になり、レイアウト効率を向上できる。また前述のように階調電圧生成回路ブロックGBと高速I/F回路ブロックHBは、インピーダンス変換回路(演算増幅器)などのアナログ回路を含むことができる。従って図15(D)のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。
【0098】
なお図15(C)(D)の配置の場合には、高速I/F回路ブロックHBには、高速I/F回路のうちの物理層回路を含ませ、ロジック回路ブロックLBは、物理層回路よりも上層の回路を含ませてもよい。具体的には図11(A)の高速I/F回路120のうち、物理層の回路であるトランシーバ130を高速I/F回路ブロックHBに含ませ、物理層の上層(リンク層、トランザクション層、アプリケーション層)の回路であるリンクコントローラ150やドライバI/F回路160をロジック回路ブロックLBに含ませる。このようにすれば、リンクコントローラ150やドライバI/F回路160を、例えばゲートアレイなどの自動配置配線手法によりインプリメントすることができ、設計を効率化できる。なおトランシーバ130が含む高速ロジック回路(シリアル/パラレル変換回路等)の一部又は全部をロジック回路ブロックLBに含ませてもよい。
【0099】
次に、図15(C)(D)のように階調電圧生成回路ブロックGBとロジック回路ブロックLBをD1方向に沿って隣接して配置する利点について説明する。
【0100】
例えば図16に、階調電圧生成回路ブロックGBの詳細な回路構成例を示す。なお図16には正極性用の回路を示しているが、負極性用の回路も同様の構成で実現できる。振幅調整レジスタ300、傾き調整レジスタ302、微調整レジスタ304には、階調特性の調整データが設定される。この調整データの設定(書き込み)はロジック回路ブロックLBにより行われる。例えば振幅調整レジスタ300に調整データを設定することで、図17(A)のB1、B2に示すように電源電圧VDDH、VSSHの電圧レベルが変化し、階調電圧の振幅調整が可能になる。また傾き調整レジスタ302に調整データを設定することで、図17(B)のB3〜B6に示すように、階調レベルの4ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ302に設定される4ビットの調整データVRP3に基づいて、ラダー抵抗を構成する抵抗素子RL12の抵抗値が変化し、B3に示すような傾き調整が可能になる。VRP2〜VRP0についても同様である。また微調整レジスタ304に調整データを設定することで、図17(C)のB7〜B14に示すように、階調レベルの8ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ304に設定される3ビットの調整データVP8に基づいて、8to1セレクタ318が、抵抗素子RL11の8個のタップのうちから1つのタップを選択し、選択されたタップの電圧をVOP8として出力する。これにより図17(C)のB7に示すような微調整が可能になる。VP7〜VP1についても同様である。
【0101】
階調アンプ部320は、8to1セレクタ311〜318の出力VOP1〜VOP8やVDDH、VSSHに基づいて、階調電圧V0〜V63を出力する。具体的には階調アンプ部320は、VOP1〜VPOP8が入力される第1〜第8のインピーダンス変換回路(ボルテージフォロワ接続された演算増幅器)を含む。そして例えば第1〜第8のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧V1〜V62が生成される。
【0102】
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。
【0103】
しかしながら、このような調整を行うための調整データのビット数は図17に示すように多い。このため、ロジック回路ブロックLBから階調電圧生成回路ブロックGBへの調整データの信号線の本数も多い。従ってロジック回路ブロックLBと階調電圧生成回路ブロックGBを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するおそれがある。
【0104】
そこで本実施形態では図15(C)(D)に示すようにロジック回路ブロックLBと階調電圧生成回路ブロックGBをD1方向に沿って隣接して配置させている。このようにすれば、ロジック回路ブロックLBからの調整データの信号線をショートパスで階調電圧生成回路ブロックGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
【0105】
また図15(C)(D)では、回路ブロックCB1〜CBNが、階調電圧生成回路ブロックGBからの階調電圧を受け、データ線を駆動するデータドライバブロックDBを含む。そして図15(C)(D)では、階調電圧生成回路ブロックGBは、データドライバブロックDBとロジック回路ブロックLBの間に配置される。なお階調電圧生成回路ブロックGBとデータドライバブロックDBは、隣接させずに配置してもよいし、隣接させて配置してもよい。
【0106】
図15(C)(D)において、階調電圧生成回路ブロックGBとロジック回路ブロックLBの間には、調整データの信号線が配線され、その本数は図16で説明したように多い。また階調電圧生成回路ブロックGBは、データドライバブロックDBに対して階調電圧を出力する必要があり、その階調電圧出力線の本数も非常に多い。従って図15(C)(D)において、階調電圧生成回路ブロックGBを、データドライバブロックDBとロジック回路ブロックLBの間に配置せずに、LBのD3方向側に配置すると、GBとLBの間において、調整データの信号線のみならず階調電圧出力線も配線する必要が生じる。従ってGBとLBの間において、他の信号線や電源線をグローバル線等で配線することが難しくなり、配線効率が低下する。
【0107】
これに対して図15(C)(D)では、階調電圧生成回路ブロックGBは、データドライバブロックDBとロジック回路ブロックLBの間に配置されるため、GBとLBの間には、階調電圧出力線を配線しなくても済むようになる。従って、GBとLBの間において、他の信号線や電源線をグローバル線等により配線できるようになり、配線効率を向上できる。
【0108】
なお本実施形態では図15(C)(D)に示すように、データドライバブロックDBからのデータ信号の出力線DQLを、DB内においてはD2方向に沿って配線している。一方、データ信号出力線DQLを、出力側I/F領域12(第1のインターフェース領域)内においてはD1(D3)方向に沿って配線している。具体的には、出力側I/F領域12において、パッドよりも下層であり領域内のローカル線(トランジスタ配線)よりも上層のグローバル線を用いて、データ信号出力線DQLをD1方向に沿って配線している。このようにすれば図15(C)(D)に示すように、調整データ、階調電圧、データ信号の信号線を無駄なく配線して、データドライバブロックDBからのデータ信号をパッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線DQLを図15(C)(D)のように配線すれば、データ信号出力線DQLを出力側I/F領域12を利用してパッド等に接続することが可能になり、集積回路装置のD2方向での幅Wの増加を防止できる。
【0109】
4.2 集積回路装置の形状比、幅
本実施形態では図18(A)に示すように、集積回路装置10のD2方向での幅をWとし、D1方向での長さをLDとした場合に、集積回路装置10の縦横の形状比SP=LD/Wが、SP>10となっている。このような細長チップにすることで、図2(B)で説明したように実装の容易化と低コスト化を両立できる。
【0110】
そしてこのように形状比SP>10となる細長チップでは、図13(A)(B)(C)で説明したようなバンプの接触抵抗を原因とするインピーダンス不整合の問題が生じる。即ちスクウェアなチップでは顕在化しなかった問題が、SP>10となる細長チップでは深刻な問題になる。この点、本実施形態では、図14(A)〜図15(D)に示す手法を採用することで、この問題を解決しており、実装の容易化と低コスト化の両立を図りながら、高速シリアル転送の信号品質の維持に成功している。
【0111】
さて、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、図18(A)のように形状比SP>10の細長チップを実現するためには、集積回路装置10のD2方向での幅Wを小さくする必要がある。
【0112】
この点、本実施形態の集積回路装置では図18(B)に示すように、W1+WB+W2≦W<W1+2×WB+W2の関係が成り立つ。ここでW1、WB、W2は、各々、出力側I/F領域12(第1のインターフェース領域)、第1〜第Nの回路ブロックCB1〜CBN、入力側I/F領域14(第2のインターフェース領域)のD2方向での幅である。
【0113】
即ち図6(B)の比較例では、2以上の複数の回路ブロックがD2方向に沿って配置される。従ってD2方向での幅Wは、W≧W1+2×WB+W2になってしまう。これに対して本実施形態では、出力側I/F領域12が、データドライバブロックDB(或いはメモリブロック)のD2方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと出力側I/F領域12は隣接して配置される。また入力側I/F領域14は、データドライバブロックDB(或いはメモリブロック)のD4方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと入力側I/F領域14は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック(階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等)である。
【0114】
図1(A)、図6(B)の比較例では、W≧W1+2×WB+W2となるため、集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2(A)に示すようにD1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
【0115】
これに対して本実施形態では、データドライバブロックDBとI/F領域12、14の間に、他の回路ブロックが介在しないため、W<W1+2×WB+W2が成り立つ。従って、D2方向での集積回路装置の幅Wを小さくでき、図2(B)に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるD2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、前述のようにSP>10とすることができ、更に望ましくはSP>12とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばW=1.3mm、LD=22mm、SP=16.9や、W=1.35mm、LD=17mm、SP=12.6となる細長の集積回路装置を実現できる。これにより図2(B)に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。
【0116】
なお図18(B)の幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅である。即ちI/F領域12、14には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックCB1〜CBNには、回路を構成するトランジスタが形成される。そしてW1、WB、W2は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックCB1〜CBNのトランジスタの上にもバンプ(能動面バンプ)を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ(アクティブ領域)上に形成する。そしてこのバンプ(外部接続端子)は、I/F領域12、14に配置されるパッドに、金属配線により接続される。本実施形態のW1、WB、W2は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。
【0117】
また回路ブロックCB1〜CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm〜20μm(数十μm)程度の違いは許容範囲内である。また回路ブロックCB1〜CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1〜CBNの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのD2方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのD2方向での幅とすることができる。なお回路ブロックCB1〜CBNとI/F領域12、14の間には、例えば20〜30μm程度の幅の空き領域を設けることができる。
【0118】
次にW1、WB、W2の関係について説明する。例えば本実施形態では図18(C)に示すように、出力側I/F領域12のD2方向での幅W1は、0.13mm≦W1≦0.4mmとすることができる。また回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとすることができる。また入力側I/F領域14の幅W2は、0.1mm≦W2≦0.2mmとすることができる。
【0119】
例えば出力側I/F領域12には、D2方向での段数が1段又は複数段となるパッドが配置される。そして図6(A)に示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側I/F領域12の幅W1が最小限になるようにしている。従って、パッド幅(例えば0.1mm)やパッドピッチを考慮すると、0.13mm≦W1≦0.4mmとなる。
【0120】
一方、入力側I/F領域14では、D2方向での段数が1段となるパッドが配置される。そして図6(A)に示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側I/F領域14の幅W2が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、0.1mm≦W2≦0.2mmとなる。なお出力側I/F領域12において、D2方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数(或いは大きさ)が、入力側I/F領域14に比べて出力側I/F領域12の方が多いからである。
【0121】
また回路ブロックCB1〜CBNの幅WBは、データドライバブロックDBやメモリブロックMBのD2方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックCB1〜CBN上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば0.8〜0.9mm程度になる。従って、これらを考慮すると、回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとなる。
【0122】
そしてW1=0.4mm、W2=0.2mmであったとしても、0.65mm≦WB≦1.2mmであるため、WB>W1+W2が成り立つ。またW1、WB、W2が最も小さい値である場合には、W1=0.13mm、WB=0.65mm、W2=0.1mmとなり、集積回路装置の幅はW=0.88mm程度になる。従って、W=0.88mm<2×WB=1.3mmが成り立つ。またW1、WB、W2が最も大きい値である場合には、W1=0.4mm、WB=1.2mm、W2=0.2mmとなり、集積回路装置の幅はW=1.8mm程度になる。従って、W=1.8mm<2×WB=2.4mmが成り立つ。即ち、W<2×WBが成り立つことになる。そしてこのようにW<2×WBが成り立てば、図2(B)のような細長の集積回路装置を実現できるようになる。
【0123】
5.メモリブロック、データドライバブロックの詳細
5.1 ブロック分割
図19(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が6ビットであり、PDB=18ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×18ビットになる。従って集積回路装置のメモリは、少なくとも320×240×18ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×18ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
【0124】
そして図19(B)では、データドライバは、DBN=4個のデータドライバブロックDB1〜DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1〜MB4に分割される。従って、各データドライバブロックDB1〜DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1〜MB4は、(VPN×HPN×PDB)/MBN=(320×240×18)/4ビット分の画像データを記憶する。なお図19(B)では、メモリブロックMB1とMB2でカラムアドレスデコーダCD12を共用し、メモリブロックMB3とMB4でカラムアドレスデコーダCD34を共用している。
【0125】
5.2 1水平走査期間に複数回読み出し
図19(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
【0126】
しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセル(センスアンプ)の個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。
【0127】
そこで本実施形態では、各メモリブロックMB1〜MB4から各データドライバブロックDB1〜DB4に対して、各メモリブロックMB1〜MB4に記憶される画像データを1水平走査期間において複数回(RN回)読み出す手法を採用している。
【0128】
例えば図20ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACS(ワード選択信号)がアクティブ(ハイレベル)になる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図21のデータドライバDRa、DRbが含むデータラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そしてDRa、DRbが含むD/A変換回路が、ラッチされた画像データのD/A変換を行い、DRa、DRbが含む出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すようにデータ信号出力線に出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
【0129】
なお図20では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図20では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。
【0130】
図20の手法によれば、図21に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図20では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図21のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、図2(B)に示すような超スリムな細長チップの実現が可能になる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
【0131】
また図19(A)はQVGA(320×240)の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA(640×480)の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
【0132】
なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。
【0133】
5.3 データドライバ、ドライバセルの配置
図21にデータドライバと、データドライバが含むドライバセルの配置例を示す。図21に示すように、データドライバブロックは、D1方向に沿って並んで配置される複数のデータドライバDRa、DRb(第1〜第mのデータドライバ)を含む。また各データドライバDRa、DRbは、複数の30個(広義にはQ個)のドライバセルDRC1〜DRC30を含む。
【0134】
データドライバDRaは、メモリブロックのワード線WL1aが選択され、図20のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すようにデータ信号出力線に出力する。
【0135】
一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、図20のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すようにデータ信号出力線に出力する。
【0136】
このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。
【0137】
図21のように、複数のデータドライバDRa、DRbをD1方向に沿って配置(スタック)するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図21ではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。
【0138】
また図21では、各データドライバDRa、DRbは、D2方向に沿って並んで配置される30個(Q個)のドライバセルDRC1〜DRC30を含む。ここでドライバセルDRC1〜DRC30の各々は、1画素分の画像データを受ける。そして1画素分の画像データのD/A変換を行い、1画素分の画像データに対応するデータ信号を出力する。このドライバセルDRC1〜DRC30の各々は、データラッチ回路や、図10(A)のDAC(1画素分のDAC)や、図10(B)(C)の出力部SQを含むことができる。
【0139】
そして図21において、表示パネルの水平走査方向の画素数(複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数)をHPNとし、データドライバブロックのブロック数(ブロック分割数)をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、図20で説明した1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、D2方向に沿って並ぶドライバセルDRC1〜DRC30の個数Qは、Q=HPN/(DBN×IN)と表すことができる。図21の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/(4×2)=30個になる。
【0140】
なおドライバセルDRC1〜DR30のD2方向での幅(ピッチ)をWDとした場合に、第1〜第Nの回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、Q×WD≦WB<(Q+1)×WDと表すことができる。またメモリブロックが含む周辺回路部分(ローアドレスデコーダRD、配線領域等)のD2方向での幅をWPCとした場合には、Q×WD≦WB<(Q+1)×WD+WPCと表すことができる。
【0141】
また表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN(=DBN)とし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプ(1ビット分の画像データを出力するセンスアンプ)の個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。図21の場合には、HPN=240、PDB=18、MBN=4、RN=2であるため、P=(240×18)/(4×2)=540個になる。なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。
【0142】
またセンスアンプブロックSABが含む各センスアンプのD2方向での幅(ピッチ)をWSとした場合には、センスアンプブロックSAB(メモリブロック)のD2方向での幅WSABは、WSAB=P×WSと表すことができる。そして、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、メモリブロックが含む周辺回路部分のD2方向での幅をWPCとした場合には、P×WS≦WB<(P+PDB)×WS+WPCと表すこともできる。
【0143】
5.4 メモリセル
図22(A)にメモリブロックが含むメモリセル(SRAM)の構成例を示す。このメモリセルは、転送トランジスタTRA1、TRA2と、負荷トランジスタTRA3、TRA4と、駆動トランジスタTRA5、TRA6を含む。ワード線WLがアクティブになると、転送トランジスタTRA1、TRA2がオンになり、ノードNA1、NA2への画像データの書き込みや、ノードNA1、NA2からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタTRA3〜TRA6により構成されるフリップフロップ回路によりノードNA1、NA2に保持される。なお本実施形態のメモリセルは図22(A)の構成に限定されず、例えば負荷トランジスタTRA3、TRA4として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。
【0144】
図22(B)(C)にメモリセルのレイアウト例を示す。図22(B)は横型セルのレイアウト例であり、図22(C)は縦型セルのレイアウト例である。ここで横型セルは図22(B)に示すように、各メモリセル内においてワード線WLの方がビット線BL、XBLよりも長いセルである。一方、縦型セルは図22(C)に示すように、各メモリセル内においてビット線BL、XBLの方がワード線WLよりも長いセルである。なお図22(C)のWLは、ポリシリコン層で形成され転送トランジスタTRA1、TRA2に接続されるローカルなワード線であるが、WLの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。
【0145】
図23に、メモリセルとして図22(B)に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図23は、ドライバセル、メモリブロックのうち1画素に対応する部分を詳細に示している。
【0146】
図23に示すように1画素分の画像データを受けるドライバセルDRCは、R(赤)用、G(緑)用、B(青)用のデータラッチ回路DLATR、DLATG、DLATBを含む。各データラッチ回路DLATR、DLATG、DLATBはラッチ信号LAT(LATa、LATb)がアクティブになると画像データをラッチする。またドライバセルDRCは、図10(A)で説明したR用、G用、B用のDACR、DACG、DACBを含む。また図10(B)(C)で説明した出力部SQを含む。
【0147】
センスアンプブロックSABのうち1画素に対応する部分は、R用のセンスアンプSAR0〜SAR5と、G用のセンスアンプSAG0〜SAG5と、B用のセンスアンプSAB0〜SAB5を含む。そしてセンスアンプSAR0のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR0に接続される。またセンスアンプSAR1のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR1に接続される。他のセンスアンプとメモリセルの関係についても同様である。
【0148】
ワード線WL1aが選択されると、WL1aに転送トランジスタのゲートが接続されるメモリセルMCからビット線BL、XBLに対して、画像データが読み出され、センスアンプSAR0〜SAR5、SAG0〜SAG5、SAB0〜SAB5が信号の増幅動作を行う。そしてDLATRが、SAR0〜SAR5からの6ビットのR用の画像データD0R〜D5Rをラッチし、DACRが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATARを出力する。またDLATGが、SAG0〜SAG5からの6ビットのG用の画像データD0G〜D5Gをラッチし、DACGが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATAGを出力する。またDLATBが、SAB0〜SAB5からの6ビットのB用の画像データD0B〜D5Bをラッチし、DACBが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATABを出力する。
【0149】
そして図23の構成の場合には、図20に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間(第1の走査線の選択期間)においては、まずワード線WL1aを選択して画像データの1回目の読み出しを行い、図20のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間においてワード線WL1bを選択して画像データの2回目の読み出しを行い、図20のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間(第2の走査線の選択期間)においては、まずワード線WL2aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間においてワード線WL2bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線(WL1a、WL1b)を1水平走査期間において選択することで、1水平走査期間での複数回読み出しを実現できる。
【0150】
図24に、メモリセルとして図22(C)に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、D2方向での幅を横型セルに比べて短くできる。従ってD2方向でのメモリセルの個数を横型セルに比べて2倍にすることができる。そして縦型セルでは、カラム選択信号COLa、COLbを用いて、各センスアンプに接続するメモリセルの列を切り替える。
【0151】
例えば図24において、カラム選択信号COLaがアクティブになると、センスアンプSAR0〜SAR5のD1方向側にあるメモリセルMCのうち、カラムCa側のメモリセルMCが選択されて、センスアンプSAR0〜SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R〜D5Rとして出力される。一方、カラム選択信号COLbがアクティブになると、センスアンプSAR0〜SAR5のD1方向側にあるメモリセルMCのうち、カラムCb側のメモリセルMCが選択されて、センスアンプSAR0〜SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R〜D5Rとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。
【0152】
そして図24の構成の場合には、図20に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間においては、まずワード線WL1を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、図20のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間において同じワード線WL1を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、図20のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間においては、ワード線WL2を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間において同じワード線WL2を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を1水平走査期間において複数回選択することで、1水平走査期間での複数回読み出しを実現できる。
【0153】
なおドライバセルDRCの構成、配置は図23、図24に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンTFT用の表示ドライバ等で、図10(C)のようにR用、G用、B用のデータ信号をマルチプレクスして表示パネルに送る場合には、1つの共用のDACを用いて、R用、G用、B用の画像データ(1画素分の画像データ)のD/A変換を行うことができる。従ってこの場合には、ドライバセルDRCは、図10(A)の構成の共用のDACを1つ含めばよい。また図23、図24では、R用の回路(DLATR、DACR)、G用の回路(DLATG、DACG)、B用の回路(DLATB、DACB)が、D2(D4)方向に沿って配置されている。しかしながら、R用、G用、B用の回路を、D1(D3)方向に沿って配置するようにしてもよい。
【0154】
6.電子機器
図25(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図25(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【0155】
図25(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図25(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【0156】
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
【0157】
図25(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図25(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
【0158】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【0159】
【図1】図1(A)(B)(C)は本実施形態の比較例の説明図。
【図2】図2(A)(B)は集積回路装置の実装についての説明図。
【図3】本実施形態の集積回路装置の構成例。
【図4】種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。
【図5】図5(A)(B)は本実施形態の集積回路装置の平面レイアウト例。
【図6】図6(A)(B)は集積回路装置の断面図の例。
【図7】集積回路装置の回路構成例。
【図8】図8(A)(B)(C)はデータドライバ、走査ドライバの構成例。
【図9】図9(A)(B)は電源回路、階調電圧生成回路の構成例。
【図10】図10(A)(B)(C)はD/A変換回路、出力回路の構成例。
【図11】図11(A)(B)(C)は高速I/F回路、トランシーバの構成例。
【図12】図12(A)(B)はトランシーバの他の構成例。
【図13】図13(A)(B)(C)はバンプの接触抵抗の問題の説明図。
【図14】図14(A)(B)は高速I/F回路の配置手法の説明図。
【図15】図15(A)(B)(C)(D)は高速I/F回路の配置手法の説明図。
【図16】階調電圧生成回路ブロックの詳細な回路構成例。
【図17】図17(A)(B)(C)は階調特性の調整についての説明図。
【図18】図18(A)(B)(C)は集積回路装置の形状比、幅の説明図。
【図19】図19(A)(B)はメモリブロック、データドライバブロックの配置の説明図。
【図20】1水平走査期間に画像データを複数回読み出す手法の説明図。
【図21】データドライバ、ドライバセルの配置例。
【図22】図22(A)(B)(C)はメモリセルの構成例。
【図23】横型セルの場合のメモリブロック、ドライバセルの配置例。
【図24】縦型セルの場合のメモリブロック、ドライバセルの配置例。
【図25】図25(A)(B)は電子機器の構成例。
【符号の説明】
【0160】
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、
12 出力側I/F領域、14 入力側I/F領域、20 メモリ、
22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、52 データラッチ回路、54 D/A変換回路、
56 出力回路、70 走査ドライバ、72 シフトレジスタ、
73 走査アドレス生成回路、74 アドレスデコーダ、76 レベルシフタ、
78 出力回路、90 電源回路、92 昇圧回路、94 レギュレータ回路、
96 VCOM生成回路、98 制御回路、110 階調電圧生成回路、
120 高速I/F回路、130 トランシーバ、150 リンクコントローラ、
160 ドライバI/F回路




 

 


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