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発明の名称 半導体記憶装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12812(P2007−12812A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−190447(P2005−190447)
出願日 平成17年6月29日(2005.6.29)
代理人 【識別番号】100090387
【弁理士】
【氏名又は名称】布施 行夫
発明者 神谷 俊幸 / 松本 昭人
要約 課題
半導体記憶装置の特性を向上させることのできる半導体記憶装置およびその製造方法を提供する。

解決手段
本発明に係る半導体記憶装置100の製造方法は、(a)基体10上に高融点金属層22を形成する工程と、(b)前記高融点金属層の上面に酸化防止膜24を形成する工程と、(c)前記酸化防止膜の上方に絶縁層62を形成する工程と、(d)前記絶縁層の上方に記憶素子50を形成する工程と、を含む。
特許請求の範囲
【請求項1】
半導体記憶装置の製造方法であって、
(a)基体上に高融点金属層を形成する工程と、
(b)前記高融点金属層の上面に酸化防止膜を形成する工程と、
(c)前記酸化防止膜の上方に絶縁層を形成する工程と、
(d)前記絶縁層の上方に記憶素子を形成する工程と、
を含む、半導体記憶装置の製造方法。
【請求項2】
請求項1において、
前記工程(d)は、500℃以上の酸化雰囲気アニール工程を
含む、半導体記憶装置の製造方法。
【請求項3】
請求項1または2において、
前記工程(b)と前記工程(c)の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記高融点金属層および前記酸化防止膜を一括にパターニングする工程と、
をさらに含む、半導体記憶装置の製造方法。
【請求項4】
請求項1または2において、
前記工程(b)と前記工程(c)の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記酸化防止膜をパターニングする工程と、
パターニングされた前記酸化防止膜をマスクとして前記高融点金属層をパターニングする工程と、
をさらに含む、半導体記憶装置の製造方法。
【請求項5】
請求項1ないし4のいずれかにおいて、
前記高融点金属層は、ビット線として機能する、半導体記憶装置の製造方法。
【請求項6】
請求項1ないし5のいずれかにおいて、
前記高融点金属層は、窒化チタンの単層膜または窒化チタンを最上層に有する積層膜からなる、半導体記憶装置の製造方法。
【請求項7】
請求項1ないし6のいずれかにおいて、
前記酸化防止膜は、酸化シリコンを含む、半導体記憶装置の製造方法。
【請求項8】
請求項1ないし5のいずれかにおいて、
前記酸化防止膜は、窒化シリコンを含む、半導体記憶装置の製造方法。
【請求項9】
請求項1ないし5のいずれかにおいて、
前記酸化防止膜は、酸化アルミニウムを含む、半導体記憶装置の製造方法。
【請求項10】
請求項1ないし9のいずれかにおいて、
前記酸化防止膜の膜厚は、5.0〜200nmである、半導体記憶装置の製造方法。
【請求項11】
請求項1ないし10のいずれかにおいて、
前記工程(c)では、
前記酸化防止膜と同一の材料を用いて前記絶縁膜を形成する、半導体記憶装置の製造方法。
【請求項12】
半導体記憶装置の製造方法であって、
(a)半導体層、ゲート絶縁層、およびゲート電極を有するトランジスタを形成する工程と、
(b)前記トランジスタの上方に第1絶縁層を形成する工程と、
(c)前記第1絶縁層を貫通するようにコンタクト層を形成する工程と、
(d)前記コンタクト層の上方に高融点金属層を形成する工程と、
(e)前記高融点金属層の上面に酸化防止膜を形成する工程と、
(f)前記酸化防止膜の上方に第2絶縁層を形成する工程と、
(g)前記第2絶縁層の上方に、下部電極、強誘電体層、および上部電極を有する強誘電体キャパシタを形成する工程と、
を含む、半導体記憶装置の製造方法。
【請求項13】
基体の上方に形成された高融点金属層と、
前記高融点金属層の上方に形成された酸化防止膜と、
前記酸化防止膜の上方に形成された絶縁層と、
前記絶縁層の上方に形成された記憶素子と、
を含む、半導体記憶装置。
【請求項14】
請求項12において、
前記記憶素子は、上部電極と、強誘電体膜と、下部電極とを有する強誘電体キャパシタである、半導体記憶装置。
【請求項15】
請求項13または14において、
前記基体は、トランジスタを含み、
前記高融点金属層は、ビット線として機能する、半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【0002】
DRAMやFeRAMに代表される半導体記憶装置において、一般に、配線として高融点金属層が用いられている。このような半導体記憶装置の製造工程では、高融点金属層が形成された後に、キャパシタなどの記憶素子が形成されることがある(特許文献1参照)。この場合、記憶素子を製造する際の高温熱処理工程によって、高融点金属層上に形成された絶縁層において高融点金属層からの剥がれが生じ、半導体記憶装置の特性が劣化してしまうことがある。これは、高融点金属層をパターニングする際に用いたレジスト層を除去する目的で行うアッシング時に高融点金属の表面が酸化されることに起因している。
【特許文献1】特開平5−191526号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、半導体記憶装置の特性を向上させることのできる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
本発明に係る半導体記憶装置の製造方法は、
半導体記憶装置の製造方法であって、
(a)基体上に高融点金属層を形成する工程と、
(b)前記高融点金属層の上面に酸化防止膜を形成する工程と、
(c)前記酸化防止膜の上方に絶縁層を形成する工程と、
(d)前記絶縁層の上方に記憶素子を形成する工程と、
を含む。
【0005】
このように、高融点金属層の上面に酸化防止膜を形成することによって、高融点金属のパターニング後のアッシング時に高融点金属の表面が酸化されるのを防止することができる。よって、絶縁層の上方に記憶素子を製造する際の高温熱処理工程によって、高融点金属層上に形成された絶縁層において剥がれが生じるのを防止することができる。これにより、熱処理時に剥がれを防止するための他の制約条件を設けずに、高温処理工程を含む半導体記憶装置の製造が可能となり、半導体記憶装置の特性を向上させることができる。
【0006】
本発明に係る半導体記憶装置の製造方法において、
前記工程(b)と前記工程(c)の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記高融点金属層および前記酸化防止膜を一括にパターニングする工程と、
をさらに含むことができる。
【0007】
本発明に係る半導体記憶装置の製造方法において、
前記工程(b)と前記工程(c)の間に、
前記酸化防止膜の上方にレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記酸化防止膜をパターニングする工程と、
パターニングされた前記酸化防止膜をマスクとして前記高融点金属層をパターニングする工程と、
をさらに含むことができる。
【0008】
本発明に係る半導体記憶装置の製造方法において、
前記高融点金属層は、ビット線として機能することができる。
【0009】
本発明に係る半導体記憶装置の製造方法において、
前記高融点金属層は、窒化チタンの単層膜または窒化チタンを最上層に有する積層膜からなることができる。
【0010】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、酸化シリコンを含むことができる。
【0011】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、窒化シリコンを含むことができる。
【0012】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜は、酸化アルミニウムを含むことができる。
【0013】
本発明に係る半導体記憶装置の製造方法において、
前記酸化防止膜の膜厚は、5.0〜200nmであることができる。
【0014】
本発明に係る半導体記憶装置の製造方法において、
前記工程(c)では、
前記酸化防止膜と同一の材料を用いて前記絶縁膜を形成することができる。
【0015】
本発明に係る半導体記憶装置の製造方法は、
(a)半導体層、ゲート絶縁層、およびゲート電極を有するトランジスタを形成する工程と、
(b)前記トランジスタの上方に第1絶縁層を形成する工程と、
(c)前記第1絶縁層を貫通するようにコンタクト層を形成する工程と、
(d)前記コンタクト層の上方に高融点金属層を形成する工程と、
(e)前記高融点金属層の上面に酸化防止膜を形成する工程と、
(f)前記酸化防止膜の上方に第2絶縁層を形成する工程と、
(g)前記第2絶縁層の上方に、下部電極、強誘電体層、および上部電極を有する強誘電体キャパシタを形成する工程と、
を含む。
【0016】
本発明にかかる半導体記憶装置は、
基体の上方に形成された高融点金属層と、
前記高融点金属層の上方に形成された酸化防止膜と、
前記酸化防止膜の上方に形成された絶縁層と、
前記絶縁層の上方に形成された記憶素子と、
を含む。
【0017】
本発明にかかる半導体記憶装置において、
前記記憶素子は、上部電極と、強誘電体膜と、下部電極とを有する強誘電体キャパシタであることができる。
【0018】
本発明にかかる半導体記憶装置は、
前記基体は、トランジスタを含み、
前記高融点金属層は、ビット線として機能することができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0020】
1.第1の実施の形態
1.1.半導体記憶装置の構造
第1の実施の形態では、半導体記憶装置の一例として強誘電体キャパシタを有する強誘電体メモリを用いて説明する。
【0021】
図1は、第1の実施の形態にかかる半導体記憶装置を模式的に示す断面図である。図2は、第1の実施の形態にかかる半導体記憶装置の回路図である。半導体記憶装置100は、基体10と、高融点金属層22と、酸化防止膜24と、記憶素子の一例としての強誘電体キャパシタ50と、を含む。
【0022】
第1の実施の形態において基体10は、トランジスタ30と、第1層間絶縁膜60と、第1コンタクト層40と、第2コンタクト層41と、素子分離領域14とを有する。
【0023】
トランジスタ30は、半導体基板11上に設けられており、半導体基板11中に形成された不純物含有層12と、ゲート絶縁層16と、サイドウォール絶縁層20と、ゲート電極18とを有する。半導体基板11は、たとえばシリコン基板からなる。不純物含有層12は、不純物が添加されており、ソース領域またはドレイン領域として機能する。また不純物含有層12は、低濃度に不純物が添加されたLDD領域を有してもよい。
【0024】
第1コンタクト層40および第2コンタクト層41は、半導体基板11の面に垂直方向に延出して形成され、第1層間絶縁膜60を貫通している。第1コンタクト層40および第2コンタクト層41は、下面において、それぞれ不純物含有層12と電気的に接続している。
【0025】
高融点金属層22および酸化防止膜24は、基体10上に形成されている。高融点金属層22は、平面視において酸化防止膜24と同様の形状を有する。これにより、高融点金属層22の表面の酸化を防止することができる。また高融点金属層22は、下面において第2コンタクト層41と電気的に接続している。
【0026】
半導体記憶装置100は、第2層間絶縁膜62と第3コンタクト層42とをさらに含む。第2層間絶縁膜62は、高融点金属層22および酸化防止膜24を覆うようにして基体10上に形成される。第3コンタクト層42は、半導体基板11の面に垂直方向に延出して形成され、第2層間絶縁膜62を貫通している。第3コンタクト層42は、下面において第1コンタクト層40と電気的に接続している。
【0027】
強誘電体キャパシタ50は、第2層間絶縁膜62の上方に形成されている。強誘電体キャパシタ50は、下部電極52と、強誘電体層54と、上部電極56とを有する。また半導体記憶装置100は、水素等の還元種から強誘電体キャパシタ50を保護するためのバリア膜58を含んでもよい。さらに半導体記憶装置100は、第3層間絶縁膜64と、第4コンタクト層44とを含む。第3層間絶縁膜64は、第2層間絶縁膜62の上方に強誘電体キャパシタ50を覆うようにして形成される。第4コンタクト層44は、半導体基板11の面に垂直方向に延出して形成され、第3層間絶縁膜64を貫通している。第4コンタクト層44は、下面において上部電極56と電気的に接続している。
【0028】
半導体記憶装置100は、第3層間絶縁膜64の上方に配線層46および第4層間絶縁膜66をさらに含む。また半導体記憶装置100は、第4層間絶縁膜66の上方に導電層または絶縁層を形成することにより、配線等をさらに含んでもよい。
【0029】
図2に示すように、半導体記憶装置100は、たとえば1T1C構造の強誘電体メモリからなることができる。図2によれば、ワード線がトランジスタ30のゲート電極18に電気的に接続され、プレート線が半導体記憶装置100の強誘電体キャパシタ50の上部電極56に電気的に接続されている。したがって、高融点金属層22は、ビット線として機能することができる。またゲート電極18は、ワード線として機能することができる。また配線層46は、プレート線として機能することができる。
【0030】
1.2.半導体記憶装置の製造方法
図3〜図9は、第1の実施の形態にかかる半導体記憶装置の製造方法を模式的に示す断面図であり、図1に対応している。以下に、半導体記憶装置100の製造方法の一例を説明する。
【0031】
(1)基体10を形成する(図3参照)。まず、半導体基板11を用意する。半導体基板11としては、たとえばシリコン基板を用いる。ついで半導体基板11上にトランジスタ30が、公知の方法により形成される。トランジスタ30は、たとえば、以下のように形成される。
【0032】
まず、しきい値の調整のために、所定の導電型の不純物を半導体基板11に導入する。この不純物の導入は、イオン注入法により行うことができる。たとえば、nチャネル型のMOSトランジスタを形成する場合には、不純物としてBFを用い30keVのエネルギーで1〜5×1012/cm程度打ち込むことができる。
【0033】
ついで、ゲート絶縁層16およびゲート電極18を形成する。ゲート絶縁層16としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層16の上に、ゲート電極18のための導電層(図示せず)を形成する。導電層としては、たとえば、多結晶シリコン層を200nm程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極18が形成される。
【0034】
ついで、ゲート電極18の側面にサイドウォール絶縁層20を形成する。サイドウォール絶縁層20の形成は、たとえば、以下のようにして行うことができる。半導体基板11の全面の上方に絶縁層(図示せず)を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極18の側面にサイドウォール絶縁層20を形成することができる。
【0035】
ついで、ソースまたはドレイン領域となるための不純物含有層12を形成する。不純物含有層12を形成するための領域に、公知の方法により所定の導電型の不純物を半導体基板11に導入する。たとえば、不純物としてPを用いる。不純物の導入をイオン注入により行う場合、斜めイオン注入法を用いることにより、サイドウォール絶縁層20に覆われている半導体基板11にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。なお、不純物含有層12の表面には、シリサイド層を形成してもよい。
【0036】
ついでトランジスタ30を覆うようにして第1層間絶縁膜60が形成される。第1層間絶縁膜60の材質は、後述する強誘電体キャパシタ50の製造工程におけるアニール温度に耐えうる材料であることが好ましい。たとえば、第1層間絶縁膜60は、NSG(Nondoped Silicate Glass)、PSG(Phosphor Silicate Glass)、窒化シリコン(SiN)、アルミナ(AlOx)を含む単層膜または積層膜からなることができる。第1層間絶縁膜60の成膜方法としては、公知の方法を用いることができ、たとえばAlCVD(Atomic Layer Chemical Vapor Deposition)法、プラズマCVD法、スパッタ法等を用いることができる。第1層間絶縁膜60は、成膜後、CMP(化学的機械的研磨)により表面を研磨することにより平坦化される。
【0037】
その後、エッチングにより第1層間絶縁膜60に引き出し電極用の貫通孔が設けられ、貫通孔を埋めるようにして第1コンタクト層40および第2コンタクト層41が形成される。第1コンタクト層40および第2コンタクト層41は、たとえばタングステン(W)のような高融点金属からなることができる。第1コンタクト層40および第2コンタクト層41は、タングステン(W)を全面にCVD(Chemical Vapor Deposition)法等で成長させた後、CMP(化学的機械的研磨)により表面を研磨することにより形成される。
【0038】
(2)次に、基体10上に高融点金属層22aが形成される(図4参照)。高融点金属層22aは、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、チタン(Ti)、ニッケル(Ni)、コバルト(Co)を含む単層膜または積層膜からなり、たとえば、TiN単層膜、TiとTiNとの積層膜、TiとTiNとWとの積層膜、TiとTiNとWとTiNとの積層膜からなることができる。高融点金属層22aの材質としては、後述する強誘電体キャパシタ50の製造工程時のアニール温度より高い融点の金属を含むことが望ましい。また、高融点金属層22aは、TiNの単層膜またはTiNを最上層に有する積層膜であることが好ましい。これにより、高融点金属層22aの酸化を防止することができる。
【0039】
高融点金属層22aの成膜方法としては、公知の方法を用いることができ、たとえばスパッタ法、CVD(Chemical Vapor Deposition)法等を用いることができる。
【0040】
(3)次に、高融点金属層22a上に酸化防止膜24aが形成される(図5参照)。酸化防止膜24aは、少なくとも高融点金属層22の形成領域の全体を覆う領域に形成される。酸化防止膜24aの材質は、高融点金属層22の表面が酸化するのを防ぐことができ、かつ第2層間絶縁膜62との密着性がとれる材質であれば特に限定されない。たとえば、酸化防止膜24aは、NSG(Nondoped Silicate Glass)、PSG(Phosphor Silicate Glass)、窒化シリコン(SiNx)、酸化アルミニウム(AlOx)、酸化シリコン(SiOx)を含む単層膜または積層膜からなることができる。
【0041】
酸化防止膜24aの成膜方法としては、公知の方法を用いることができ、たとえばAlCVD(Atomic Layer Chemical Vapor Deposition)法、プラズマCVD法、スパッタ法等を用いることができる。
【0042】
(4)次に、高融点金属層22aおよび酸化防止膜24aをパターニングする(図6参照)。まず、酸化防止膜24a上に、公知のフォトリソグラフィ技術によりレジスト層R1を所定の領域に形成する。ついで、レジスト層R1をマスクとしてCl/BClガスをエッチャントとしてドライエッチングを行うことにより、高融点金属層22aおよび酸化防止膜24aを一括でパターニングする。これにより所望の形状の高融点金属層22および酸化防止膜24が形成される。酸化防止膜24の膜厚は、5.0〜200nmであることが好ましい。
【0043】
その後、アッシングによりレジスト層R1を除去する。アッシングは、酸素プラズマを用いて行われる。アッシング後には、有機剥離液等を用いてアッシング残渣を除去してもよい。
【0044】
図6に示すように、高融点金属層22上に酸化防止膜24が形成されていることによって、アッシング時における高融点金属層22表面の酸化を防止することができる。
【0045】
(5)次に、第2層間絶縁膜62を形成する(図7参照)。第2層間絶縁膜62の材質は、後述する強誘電体キャパシタ50の製造工程におけるアニール温度に耐えうる材料であり、かつ、酸化防止膜24の材質と密着性のとれる材料であることが好ましい。第2層間絶縁膜62は、たとえば、NSG(Nondoped Silicate Glass)、PSG(Phosphor Silicate Glass)、窒化シリコン(SiN)、アルミナ(AlOx)を含む単層膜または積層膜からなることができる。また、第2層間絶縁膜62は、酸化防止膜24と同一の材料を用いて形成されてもよい。
【0046】
第2層間絶縁膜62の成膜方法としては、公知の方法を用いることができ、たとえばAlCVD(Atomic Layer Chemical Vapor Deposition)法、プラズマCVD法、スパッタ法等を用いることができる。
【0047】
(6)次に、第3コンタクト層42を形成する(図8参照)。第3コンタクト層42は、上述した第1コンタクト層40および第2コンタクト層41と同様の材料および形成方法を用いて形成される。
【0048】
(7)次に、強誘電体キャパシタ50を形成する(図9参照)。まず、第2層間絶縁膜62および第3コンタクト層42の上に、下部電極52のための導電膜、強誘電体層54のための強誘電体材料、および上部電極56のための導電膜を順次積層して、強誘電体積層体を形成する。
【0049】
導電材料は、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極52のための導電材料は、例えば、Pt、Ir等の貴金属や、その酸化物(例えば、IrOx等)、SrRu複合酸化物を材料として用いることができる。また、下部電極52のための導電膜は、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極52のための導電膜の成膜方法としては、スパッタ法、真空蒸着、CVD等の公知の方法が用いられる。
【0050】
強誘電体材料としては、Pb、Zr、Tiを構成元素として含む酸化物からなるPZT系強誘電体を用いて形成されていてもよい。あるいは、TiサイトにNbをドーピングしたPb(Zr、Ti、Nb)O(PZTN系)を適用してもよい。あるいは、これらの材料に限定されるものではなく、例えばSBT系、BST系、BIT系、BLT系のいずれを適用してもよい。強誘電体層54のための層の成膜方法としては、溶液塗布法(ゾル・ゲル法、MOD(Metal Organic Decomposition)法などを含む)、スパッタ法、CVD(Chemical Vapor Deposition)法などがある。
【0051】
強誘電体層54のための層を成膜した後、結晶化のための熱処理を行う。熱処理は、たとえば酸素雰囲気中でサーマルラピッドアニール(RTA)等を用いて熱処理を行う。熱処理は、上部電極56のための導電膜の成膜後または強誘電体キャパシタ50のパターニング後に行われてもよい。熱処理の温度は、用いる強誘電体材料によって異なるが、一般に約500℃以上である。よって、上記工程(1)〜(6)で形成される素子は、500℃に耐えうる材料を用いて形成されることが望ましい。
【0052】
上部電極56のための導電膜は、下部電極52のための導電膜と同様の材料、及び成膜方法を用いることができる。
【0053】
次に、強誘電体積層体をパターニングして、強誘電体キャパシタ50を形成する。まず、フォトリソグラフィ技術によりレジスト層(図示せず)を強誘電体積層体上に形成する。
【0054】
ついで、強誘電体積層体において、レジスト層から露出する部分をエッチングし、図9に示すように、強誘電体キャパシタ50を形成する。エッチングは、材質または膜厚に応じて適切な方法を選択することができ、ドライエッチング法やウェットエッチング法が例示できる。
【0055】
(8)次に、図1に示すように、バリア膜58を形成する。バリア膜58は、少なくとも強誘電体キャパシタ50を被覆する。バリア膜58の材質としては、たとえば、酸化アルミニウムを適用することができるが、強誘電体層54を水素等の還元種から保護できる材質であればよく、酸化シリコン、窒化チタン、酸化チタン、窒化シリコン等を適用してもよい。バリア膜58の成膜方法としては、スパッタ法、真空蒸着法等の物理的気相成長法(PVD)やALCVD(Atomic Layer Chemical Vapor Deposition)法等を適用する。
【0056】
(9)次に、第3層間絶縁膜64および第4コンタクト層44をバリア膜58上に形成する(図1参照)。第3層間絶縁膜64および第4コンタクト層44の形成方法および材質は、一般的な形成方法および材質を用いることができる。
【0057】
次に、配線層46および第4層間絶縁膜66を第4コンタクト層44および第3層間絶縁膜64上に形成する(図1参照)。配線層46および第4層間絶縁膜66の形成方法および材質についても、一般的な形成方法および材質を用いることができる。
【0058】
以上の工程により第1の実施の形態にかかる半導体記憶装置100が得られる。
【0059】
2.第2の実施の形態
2.1.半導体記憶装置の構造
第2の実施の形態にかかる半導体記憶装置200においては、高融点金属層および酸化防止膜の形成方法および基体の構成が、第1の実施の形態の半導体記憶装置100と異なる。上記の点以外は第1の実施の形態の半導体記憶装置100の構造と同様である。したがって、第1の実施の形態の半導体記憶装置100と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【0060】
図15は、第2の実施の形態にかかる半導体記憶装置200を模式的に示す断面図である。図2に示す半導体記憶装置の回路図を第2の実施の形態にかかる回路図として適用することができる。半導体記憶装置200は、基体210と、高融点金属層222と、酸化防止膜224と、記憶素子の一例としての強誘電体キャパシタ50と、を含む。
【0061】
第2の実施の形態において基体210は、トランジスタ30と、第1層間絶縁膜60と、第1コンタクト層40と、第2コンタクト層41と、素子分離領域14とを有する。
【0062】
基体210は、さらに素子分離領域14上に形成された絶縁層202、204と、配線層206と、第5コンタクト層208とを有する。絶縁層202と、絶縁層204と、配線層206は、それぞれトランジスタ30のゲート絶縁層16およびサイドウォール絶縁層20と、ゲート電極18と同様の材質および構造を有し、同様の製造工程により製造することができる。基体210は、さらに配線層206の上面に形成された第5コンタクト層208を有する。第5コンタクト層208は、下面において配線層206と電気的に接続している。
【0063】
高融点金属層222および酸化防止膜224は、基体210上に形成されている。高融点金属層222は、平面視において酸化防止膜224と同様の形状を有する。これにより、高融点金属層222の表面の酸化を防止することができる。また高融点金属層222は、下面において第2コンタクト層41および第5コンタクト層208と電気的に接続している。
【0064】
図2に示すように、半導体記憶装置200は、たとえば1T1C構造の強誘電体メモリからなることができる。図2によれば、ワード線がトランジスタ30のゲート電極18に電気的に接続され、プレート線が半導体記憶装置200の強誘電体キャパシタ50の上部電極56に電気的に接続されている。したがって、高融点金属層222は、ビット線として機能することができる。また高融点金属層222は、第5コンタクト層208を介して配線層206と電気的に接続することにより、センスアンプ等の素子または配線と接続することができる。またゲート電極18は、ワード線として機能することができる。また配線層46は、プレート線として機能することができる。
【0065】
2.2.半導体記憶装置の製造方法
図10〜図14は、第2の実施の形態にかかる半導体記憶装置の製造方法を模式的に示す断面図であり、図15に対応している。以下に、半導体記憶装置200の製造方法の一例を説明する。
【0066】
(1)基体210を形成する(図10参照)。上述したように絶縁層202と、絶縁層204と、配線層206は、それぞれトランジスタ30のゲート絶縁層16およびサイドウォール絶縁層20と、ゲート電極18と同様の製造工程により製造することができる。また、第5コンタクト層208は、第2コンタクト層41と同様の製造工程により製造することができる。したがって、上述した基体10の形成工程と同様の工程により基体210を形成することができる。
【0067】
(2)次に高融点金属層222および酸化防止膜224を形成する(図13参照)。
【0068】
まず、基体210上に高融点金属層222aおよび酸化防止膜224aを形成する(図11参照)。高融点金属層222aおよび酸化防止膜224aの形成方法は、高融点金属層22aと酸化防止膜24aの形成方法と同様の形成方法を用いることができる。
【0069】
(3)ついで、酸化防止膜224aのみをパターニングする(図12参照)。
【0070】
まず、酸化防止膜224a上に、公知のフォトリソグラフィ技術によりレジスト層R2を所定の領域に形成する。ついで、レジスト層R2をマスクとしてCl/BClガスをエッチャントとしてドライエッチングを行うことにより、酸化防止膜224aをパターニングする。これにより所望の形状の酸化防止膜224bが形成される。
【0071】
その後、アッシングによりレジスト層R2を除去する。アッシングは、酸素プラズマを用いて行われる。アッシング後には、有機剥離液等を用いてアッシング残渣を除去してもよい。
【0072】
(4)次に、酸化防止膜224bをマスクとして、高融点金属層222aをパターニングする(図13参照)。パターニングは、ドライエッチングによって行われる。また、このとき高融点金属層222aだけでなく酸化防止膜224bもエッチングされて、酸化防止膜224を形成する。
【0073】
このように、酸化防止膜224bのようなハードマスクをエッチングのマスクとして用いることにより、精密なパターニングを行うことができる。
【0074】
以後の工程は、第1の実施の形態において述べたとおりであるので、説明を省略する。
【0075】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。
【0076】
例えば、上述した形態では、半導体記憶装置の一例として強誘電体メモリを用いて説明したが、本発明は、DRAM等の他の半導体記憶装置に適用してもよい。また本発明は、圧電素子を用いたMEMSデバイス(Micro Electro Mechanical Systems)に適用してもよい。
【0077】
また、上述した形態では、いわゆるスタック構造を有する1T1C型強誘電体メモリについて説明したが、本発明は、2T2C型や単純マトリクス型などの各種のセル方式を用いた強誘電体メモリにも適用することができる。
【0078】
また、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。
【0079】
また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0080】
【図1】第1の実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【図2】第1の実施の形態にかかる半導体記憶装置の回路図。
【図3】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図4】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図5】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図6】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図7】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図8】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図9】第1の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図10】第2の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図11】第2の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図12】第2の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図13】第2の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図14】第2の実施の形態にかかる半導体記憶装置の製造方法を示す断面図。
【図15】第2の実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【符号の説明】
【0081】
10 基体、11 半導体基板、12 不純物含有層、14 素子分離領域、16 ゲート絶縁層、18 ゲート電極、20 サイドウォール絶縁層、22 高融点金属層、24 酸化防止膜、30 トランジスタ、40 第1コンタクト層、41 第2コンタクト層、42 第3コンタクト層、44 第4コンタクト層、46 配線層、50 強誘電体キャパシタ、52 下部電極、54 強誘電体層、56 上部電極、58 バリア膜、60 第1層間絶縁膜、62 第2層間絶縁膜、64 第3層間絶縁膜、66 第4層間絶縁膜、100 半導体記憶装置、200 半導体記憶装置、202 絶縁層、204 絶縁層、206 配線層、208 第5コンタクト層、222 高融点金属層、224 酸化防止膜




 

 


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