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発明の名称 半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−12656(P2007−12656A)
公開日 平成19年1月18日(2007.1.18)
出願番号 特願2005−187729(P2005−187729)
出願日 平成17年6月28日(2005.6.28)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 植松 悟
要約 課題
各メモリセルに設けられている2つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用する半導体集積回路において、2つのポートの間における特性のアンバランスを改善する。

解決手段
この半導体集積回路は、第1のビット線ABに第1の配線を介して接続された共通の不純物拡散領域13を有し、隣接する第1及び第2のメモリセルの第1のポートをそれぞれ構成する第1及び第2のトランジスタQN13及びQN23と、第3のビット線BBに第2の配線を介して接続された不純物拡散領域11を有し、第1のメモリセルの第2のポートを構成する第3のトランジスタQN15と、第1及び第2のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しをそれぞれ行う2つの書き込み/読み出し回路とを具備し、第2の配線の長さが第1の配線の長さよりも短い。
特許請求の範囲
【請求項1】
複数のメモリセルが配置された少なくとも1つの列を含むSRAMを内蔵した半導体集積回路であって、
前記複数のメモリセルの第1のポートに接続される第1のビット線及び第2のビット線と、
前記複数のメモリセルの第2のポートに接続される第3のビット線及び第4のビット線と、
前記第1のビット線に第1の配線を介して接続された共通の不純物拡散領域を有し、隣接する第1及び第2のメモリセルの第1のポートをそれぞれ構成する第1のトランジスタ及び第2のトランジスタと、
前記第3のビット線に第2の配線を介して接続された不純物拡散領域を有し、前記第1のメモリセルの第2のポートを構成する第3のトランジスタと、
前記第2のビット線に第3の配線を介して接続された共通の不純物拡散領域を有し、前記第1及び第2のメモリセルの第1のポートをそれぞれ構成する第4のトランジスタ及び第5のトランジスタと、
前記第4のビット線に第4の配線を介して接続された不純物拡散領域を有し、前記第1のメモリセルの第2のポートを構成する第6のトランジスタと、
前記第1のポートを介して前記複数のメモリセルに対するデータの書き込み及び読み出しを行う第1の書き込み/読み出し回路と、
前記第2のポートを介して前記複数のメモリセルに対するデータの書き込み及び読み出しを行う第2の書き込み/読み出し回路と、
を具備し、前記第2及び第4の配線の長さが前記第1及び第3の配線の長さよりも短いことを特徴とする半導体集積回路。
【請求項2】
前記第3のトランジスタの前記不純物拡散領域が、その直上に形成された前記第3のビット線に接続されており、前記第6のトランジスタの前記不純物拡散領域が、その直上に形成された前記第4のビット線に接続されている、請求項1記載の半導体集積回路。
【請求項3】
前記第2の書き込み/読み出し回路が、前記第1の書き込み/読み出し回路よりも、前記複数のメモリセルの近くに配置されている、請求項1又は2記載の半導体集積回路。
【請求項4】
前記複数のメモリセルが、連続して配置された第1群のメモリセルと連続して配置された第2群のメモリセルとを含み、前記第1及び第2のビット線が、前記第1群のメモリセルと前記第2群のメモリセルとの間において立体的に交差している、請求項1〜3のいずれか1項記載の半導体集積回路。
発明の詳細な説明
【技術分野】
【0001】
本発明は、SRAM(スタティック・ランダムアクセスメモリ)の各メモリセルに設けられている2つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用することが可能なデュアルポートSRAMを内蔵した半導体集積回路に関する。
【背景技術】
【0002】
SRAMの一種として、複数のアドレスに対して同時に読み書きのアクセスが可能なマルチポートSRAMが知られている。下記の特許文献1に記載されているマルチポートSRAMは、データの読み書きが可能な複数のメモリセルと、これらのメモリセルの配列方向の両側に平行に配置される読み出しビット線対と、この読み出しビット線対の外側に平行に配置される書き込みビット線対と、読み出しビット線対に対応して設けられたメモリセル選択用の読み出しワード線と、書き込みビット線対に対応して設けられたメモリセル選択用の書き込みワード線とを有している。
【0003】
このマルチポートSRAMにおいては、読み出しビット線対を構成する2本のビット線が、その途中で交差箇所を有するようになっている。これにより、読み出しビット線対と書き込みビット線対との間に存在する結合容量の影響による結合ノイズが相殺されるので、同時書き込み/読み出し時における誤動作を防止できるという利点がある。一方、2本のビット線を交差させることに伴って、特定のメモリセルに書き込むデータの値を予め反転するための書き込み反転回路や、特定のメモリセルから読み出したデータの値を予め反転するための読み出し反転回路を、新たに追加する必要がある。
【0004】
そこで、特許文献2には、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力することができるマルチポートSRAMが記載されている。図7は、特許文献2に記載されているマルチポートSRAMの構成を示すブロック図である。
【0005】
図7に示すマルチポートSRAMは、書き込みアドレスが入力される書き込みデコーダ1と、読み出しアドレスが入力される読み出しデコーダ2と、書き込みデコーダ1と読み出しデコーダ2との間に所定の間隔をおいて一列に配置されているN個のメモリセルMC〜MCと、読み出しアドレスによって指定されたメモリセルからデータを読み出して、読み出しデータとして出力するセンスアンプ5と、書き込みデータが入力され、書き込みアドレスによって指定されたメモリセルにデータを書き込む書き込みドライバ6とを含んでいる。
【0006】
書き込みデコーダ1は、入力された書き込みアドレスを解読し、N本の書き込みワード線WW〜WWの内の1本のみを活性化する。また、読み出しデコーダ2は、入力された読み出しアドレスを解読し、N本の読み出しワード線RW〜RWの内の1本のみを活性化する。
【0007】
メモリセルMC〜MCは、書き込みデコーダ1の出力側の対応する書き込みワード線WW〜WWにそれぞれ接続されると共に、読み出しデコーダ2の出力側の対応する読み出しワード線RW〜RWにそれぞれ接続されている。メモリセルMC〜MCの配置方向の両側には、各メモリセルからデータを読み出すための相補的な2本の読み出しビット線RB及びRBバーが平行に配置され、これらにより読み出しビット線対が形成されている。
【0008】
読み出しビット線対を形成する読み出しビット線RB及びRBバーは、メモリセルMC〜MCが配置された領域のほぼ中央で交差するようになっている。各メモリセルと読み出しビット線RBとは、接続線3を介して接続され、各メモリセルと読み出しビット線RBバーとは、接続線4を介して接続されている。ここで、N個のメモリセルMC〜MCの内で、上側の半分のメモリセルMC〜MCN/2については、接続線3と接続線4とが交差された状態となる。
【0009】
読み出しビット線RB及びRBバーは、センスアンプ5に接続されている。センスアンプ5は、読み出しアドレスによって指定されたメモリセルから出力される差動信号を増幅して、論理レベルの信号(読み出しデータ)を出力する。
【0010】
さらに、読み出しビット線RB及びRBバーの両側には、メモリセルMC〜MCにデータを書き込むための相補的な2本の書き込みビット線WB及びWBバーが平行に配置され、これらにより書き込みビット線対が形成されている。各メモリセルと書き込みビット線WBとは、接続線7を介して接続され、各メモリセルと書き込みビット線WBバーとは、接続線8を介して接続されている。
【0011】
書き込みビット線WB及びWBバーは、書き込みドライバ6に接続されている。書き込みドライバ6は、書き込みデータに基づいて、書き込みアドレスによって指定されたメモリセルに差動信号を出力することにより、当該メモリセルにデータを書き込む。
【0012】
このように、読み出しビット線RB及びRBバーを途中で交差させて配置を左右で入れ替えると共に、それに対応して接続線3と接続線4とを交差させることにより、新たな回路を追加することなく、メモリセルから読み出したデータを高速かつ安定に出力することができる。
【0013】
しかしながら、一般に、マルチポートSRAMにおいては、第1のポートを構成する書き込みビット線対と、第2のポートを構成する読み出しビット線対との間で、ビット線に負荷される容量がアンバランスとなっており、一方のポートを書き込み専用に用い、他方のポートを読み出し専用に用いるような場合においては問題ないが、各ポートを書き込みと読み出しとの両方に切り換えて使用するデュアルポートSRAMに適用する場合には、2つのポートの間で動作速度が異なってしまうという問題があった。
【特許文献1】特開平10−222983号公報(第1頁、図1)
【特許文献2】特開2003−78036号公報(第3、5−6頁、図1)
【発明の開示】
【発明が解決しようとする課題】
【0014】
そこで、上記の点に鑑み、本発明は、各メモリセルに設けられている2つのポートの各々をデータの書き込みと読み出しとの両方に切り換えて使用することが可能なデュアルポートSRAMを内蔵した半導体集積回路において、2つのポートの間における特性のアンバランスを改善することを目的する。
【課題を解決するための手段】
【0015】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数のメモリセルが配置された少なくとも1つの列を含むSRAMを内蔵した半導体集積回路であって、複数のメモリセルの第1のポートに接続される第1のビット線及び第2のビット線と、複数のメモリセルの第2のポートに接続される第3のビット線及び第4のビット線と、第1のビット線に第1の配線を介して接続された共通の不純物拡散領域を有し、隣接する第1及び第2のメモリセルの第1のポートをそれぞれ構成する第1のトランジスタ及び第2のトランジスタと、第3のビット線に第2の配線を介して接続された不純物拡散領域を有し、第1のメモリセルの第2のポートを構成する第3のトランジスタと、第2のビット線に第3の配線を介して接続された共通の不純物拡散領域を有し、第1及び第2のメモリセルの第1のポートをそれぞれ構成する第4のトランジスタ及び第5のトランジスタと、第4のビット線に第4の配線を介して接続された不純物拡散領域を有し、第1のメモリセルの第2のポートを構成する第6のトランジスタと、第1のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しを行う第1の書き込み/読み出し回路と、第2のポートを介して複数のメモリセルに対するデータの書き込み及び読み出しを行う第2の書き込み/読み出し回路とを具備し、第2及び第4の配線の長さが第1及び第3の配線の長さよりも短いことを特徴とする。
【0016】
ここで、第3のトランジスタの不純物拡散領域が、その直上に形成された第3のビット線に接続され、第6のトランジスタの不純物拡散領域が、その直上に形成された第4のビット線に接続されるようにしても良い。また、第2の書き込み/読み出し回路が、第1の書き込み/読み出し回路よりも、複数のメモリセルの近くに配置されるようにしても良い。
【0017】
さらに、複数のメモリセルが、連続して配置された第1群のメモリセルと連続して配置された第2群のメモリセルとを含み、第1及び第2のビット線が、第1群のメモリセルと第2群のメモリセルとの間において立体的に交差するようにしても良い。
【発明の効果】
【0018】
本発明によれば、比較的大きな容量が負荷される第3及び第6のトランジスタの不純物拡散領域にそれぞれ接続される第2及び第4の配線の長さを、比較的小さな容量が負荷される第1〜2及び第4〜5のトランジスタの不純物拡散領域にそれぞれ接続される第1及び第3の配線の長さよりも短くすることにより、2つのポートの間における特性のアンバランスを改善することができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路に内蔵されているデュアルポートSRAMの構成を示すブロック図である。このデュアルポートSRAMは、マトリクス状に配置された複数のSRAMセルによって構成されるメモリセルアレイを含んでいる。図1には、第1列におけるN個のメモリセルMC〜MCが示されている。
【0020】
図1に示すデュアルポートSRAMは、第1のアドレスが入力されるAポート用デコーダ10と、第2のアドレスが入力されるBポート用デコーダ20と、Aポート用デコーダ10とBポート用デコーダ20との間に所定の間隔をおいて一列に配置されているN個のメモリセルMC〜MCと、第1のアドレスによって指定されたメモリセルにAポートを介してデータの書き込み又は読み出しを行うAポート用書き込み/読み出し回路30と、第2のアドレスによって指定されたメモリセルにBポートを介してデータの書き込み又は読み出しを行うBポート用書き込み/読み出し回路40と、Aポート用書き込み/読み出し回路30の制御を行う制御回路50と、Bポート用書き込み/読み出し回路40の制御を行う制御回路60と、外部回路との間で書き込みデータ及び読み出しデータの入出力を行うI/O回路70とを含んでいる。
【0021】
Aポート用デコーダ10は、入力された第1のアドレスを解読し、Aポート用のN本のワード線AW〜AWの内の第1のアドレスに対応する1本のみを活性化する。また、Bポート用デコーダ20は、入力された第2のアドレスを解読し、Bポート用のN本のワード線BW〜BWの内の第2のアドレスに対応する1本のみを活性化する。
【0022】
メモリセルMC〜MCは、Aポート用デコーダ10の出力側の対応するワード線AW〜AWにそれぞれ接続されると共に、Bポート用デコーダ20の出力側の対応するワード線BW〜BWにそれぞれ接続されている。メモリセルMC〜MCの列の両側には、Aポート用のビット線対を構成するビット線AB及びABバーと、Bポート用のビット線対を構成するビット線BB及びBBバーとが平行に配置され、これらのビット線は、メモリセルMC〜MCの各々に接続されている。
【0023】
Aポート用のビット線対を構成するビット線AB及びABバーは、Aポート用書き込み/読み出し回路30に接続されている。Aポート用書き込み/読み出し回路30は、制御回路50の制御の下で、第1のアドレスによって指定されたメモリセルにデータを書き込み、及び、第1のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号(読み出しデータ)を出力する。
【0024】
Bポート用のビット線対を構成するビット線BB及びBBバーは、Bポート用書き込み/読み出し回路40に接続されている。Bポート用書き込み/読み出し回路40は、制御回路60の制御の下で、第2のアドレスによって指定されたメモリセルにデータを書き込み、及び、第2のアドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号(読み出しデータ)を出力する。
【0025】
Aポート用書き込み/読み出し回路30は、Aポート用バスラインを介してI/O回路70に接続されており、Bポート用書き込み/読み出し回路40は、Bポート用バスラインを介してI/O回路70に接続されている。I/O回路70は、外部回路から入力される書き込みデータをAポート用書き込み/読み出し回路30又はBポート用書き込み/読み出し回路40に出力すると共に、Aポート用書き込み/読み出し回路30又はBポート用書き込み/読み出し回路40から入力される読み出しデータを外部回路に出力する。
【0026】
図2は、図1に示すデュアルポートSRAMに含まれているメモリセルの構成を示す回路図である。図2においては、2つのメモリセルMC及びMCのみが示されている。メモリセルMCは、第1のインバータを構成するPチャネルMOSトランジスタQP11及びNチャネルMOSトランジスタQN11と、第2のインバータを構成するPチャネルMOSトランジスタQP12及びNチャネルMOSトランジスタQN12と、トランスミッションゲートとして動作するNチャネルMOSトランジスタQN13〜QN16とを含んでいる。第1のインバータは、出力が第1のストアノードN1に接続されており、入力が第2のストアノードN2に接続されている。また、第2のインバータは、出力が第2のストアノードN2に接続されており、入力が第1のストアノードN1に接続されている。
【0027】
トランジスタQN13のソース・ドレイン経路は、ビット線ABと第1のストアノードN1との間に接続されており、トランジスタQN14のソース・ドレイン経路は、ビット線ABバーと第2のストアノードN2との間に接続されている。トランジスタQN13及びQN14のゲートは、ワード線AWに接続されている。
【0028】
トランジスタQN15のソース・ドレイン経路は、ビット線BBと第1のストアノードN1との間に接続されており、トランジスタQN16のソース・ドレイン経路は、ビット線BBバーと第2のストアノードN2との間に接続されている。トランジスタQN15及びQN16のゲートは、ワード線BWに接続されている。メモリセルMCにおいては、トランジスタQN13及びQN14がAポートを構成し、トランジスタQN15及びQN16がBポートを構成している。
【0029】
同様に、メモリセルMCは、第1のインバータを構成するPチャネルMOSトランジスタQP21及びNチャネルMOSトランジスタQN21と、第2のインバータを構成するPチャネルMOSトランジスタQP22及びNチャネルMOSトランジスタQN22と、トランスミッションゲートとして動作するNチャネルMOSトランジスタQN23〜QN26とを含んでいる。メモリセルMCにおいては、トランジスタQN23及びQN24がAポートを構成し、トランジスタQN25及びQN26がBポートを構成している。
【0030】
ここで、メモリセルMCに含まれているトランジスタQN13のソース又はドレイン(ビット線ABに接続されている方)と、メモリセルMCに含まれているトランジスタQN23のソース又はドレイン(ビット線ABに接続されている方)とは、共通の不純物拡散領域を用いて構成されるので、1つのトランジスタ当りに負荷されるソース又はドレイン容量が約半分となる。即ち、ジャンクション容量に関しては、Aポート用のビット線に負荷される容量が、Bポート用のビット線に負荷される容量よりも小さくなる。以下においては、説明を簡単にするために、MOSトランジスタの不純物拡散領域の内で、ビット線に接続されている方をソースと呼び、ストアノードに接続されている方をドレインと呼ぶことにする。
【0031】
図2を参照しながら、メモリセルへのデータの書き込み動作について説明する。
Aポートを介してメモリセルMCにデータを書き込む際には、Aポート用デコーダ10からワード線AWにハイレベルの信号が供給されると共に、Aポート用書き込み/読み出し回路30から、例えば、ビット線ABにハイレベルの信号が供給され、ビット線ABバーにローレベルの信号が供給される。ワード線AWにハイレベルの信号が供給されることによりトランジスタQN13及びQN14がオン状態となって、ストアノードN1がビット線ABと同じハイレベルとなり、ストアノードN2がビット線ABバーと同じローレベルとなる。第1及び第2のインバータがこの状態を維持することにより、メモリセルMCに1ビットのデータが記憶される。
【0032】
次に、メモリセルからのデータの読み出し動作について説明する。
Aポートを介してメモリセルMCからデータを読み出す際には、Aポート用デコーダ10からワード線AWにハイレベルの信号が供給され、トランジスタQN13及びQN14がオン状態となる。これにより、ビット線ABがストアノードN1のレベルと同一となり、ビット線ABバーがストアノードN2のレベルと同一となる。Aポート用書き込み/読み出し回路30が、ビット線AB及びABバーのレベルを差動増幅することにより、メモリセルMCに記憶されている1ビットのデータが読み出される。
【0033】
図3は、図1に示すデュアルポートSRAMに含まれているAポート用書き込み/読み出し回路の構成を示す回路図である。図3に示すように、Aポート用書き込み/読み出し回路30は、第1列選択信号がハイレベルに活性化されたときにオン状態となるNチャネルMOSトランジスタQN1及びQN2と、Aポート用バスラインから供給される書き込みデータを反転するインバータ71と、書き込み制御信号に同期して書き込みデータをラッチしてビット線ABに供給するラッチ回路72と、書き込み制御信号に同期して反転書き込みデータをラッチしてビット線ABバーに出力するラッチ回路73とを含んでいる。
【0034】
また、Aポート用書き込み/読み出し回路30は、第1列選択信号がハイレベルに活性化されたときにオン状態となるNチャネルMOSトランジスタQN3及びQN4と、PチャネルMOSトランジスタQP1〜QP2及びNチャネルMOSトランジスタQN5〜QN7によって構成される差動アンプ(センスアンプ)を含んでいる。このセンスアンプは、読み出し制御信号がハイレベルに活性化されたときに動作し、ビット線AB及びABバーのレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータをAポート用バスラインに出力する。Bポート用書き込み/読み出し回路40の構成も、Aポート用書き込み/読み出し回路30と同様である。
【0035】
次に、図1に示すデュアルポートSRAMのレイアウトについて説明する。
図4は、図1に示すデュアルポートSRAMに含まれている一部の構成要素のレイアウトを示す図である。図4においては、絶縁膜を省略して、各部の配線が分り易いようにしている。
【0036】
半導体基板上に、ゲート絶縁膜を介して、ワード線BW、AW、AWとなる複数のゲート電極が形成されており、これらのゲート電極の両側の半導体基板内には、N型の不純物拡散領域11〜14及び21〜24が形成されている。さらに、半導体基板上に、層間絶縁膜を介して3層の配線層が形成されている。第2層目の配線層には、配線31〜34が形成されており、第3層目の配線層には、Aポート用のビット線AB及びABバーと、Bポート用のビット線BB及びBBバーとが形成されている。
【0037】
不純物拡散領域12は、図2に示すトランジスタQN15及びQN13の共通ドレインに相当し、メモリセルMCのストアノードN1に電気的に接続される。不純物拡散領域14は、トランジスタQN23及びQN25の共通ドレインに相当し、メモリセルMCのストアノードN1に電気的に接続される。また、不純物拡散領域11は、トランジスタQN15のソースに相当し、配線31を介してビット線BBに電気的に接続される。不純物拡散領域13は、トランジスタQN13及びQN23の共通ソースに相当し、配線33を介してビット線ABに電気的に接続される。
【0038】
同様に、不純物拡散領域22は、図2に示すトランジスタQN16及びQN14の共通ドレインに相当し、メモリセルMCのストアノードN2に電気的に接続される。不純物拡散領域24は、トランジスタQN24及びQN26の共通ドレインに相当し、メモリセルMCのストアノードN2に電気的に接続される。また、不純物拡散領域21は、トランジスタQN16のソースに相当し、配線32を介してビット線BBバーに電気的に接続される。不純物拡散領域23は、トランジスタQN14及びQN24の共通ソースに相当し、配線34を介してビット線ABバーに電気的に接続される。
【0039】
ここで、Aポート用のビット線ABに電気的に接続されるトランジスタQN13及びQN23のソースは共通になっているのに対して、Bポート用のビット線BBに電気的に接続されるトランジスタQN15のソースは単独となっている。従って、トランジスタQN13及びQN23の各々のソース容量は、トランジスタQN15のソース容量の約半分となる。
【0040】
また、Aポート用のビット線ABバーに電気的に接続されるトランジスタQN14及びQN24のソースは共通になっているのに対して、Bポート用のビット線BBバーに電気的に接続されるトランジスタQN16のソースは単独となっている。従って、トランジスタQN14及びQN24の各々のソース容量は、トランジスタQN16のソース容量の約半分となる。以上のことから、先に説明したように、ジャンクション容量に関しては、Aポート用のビット線に負荷される容量が、Bポート用のビット線に負荷される容量よりも小さくなる。
【0041】
そこで、本実施形態においては、図4に示すように、Bポート用のビット線BB及びBBバーを内側(好ましくは、トランジスタQN15及びQN16のソースの直上)に配置することにより、Bポート用のビット線BBとトランジスタQN15のソースとの間に接続される配線と、Bポート用のビット線BBバーとトランジスタQN16のソースとの間に接続される配線を短くして、ビット線BB及びBBバーに負荷される配線容量を低減している。
【0042】
Aポート用のビット線AB及びABバーは外側に配置されることになるので、ビット線AB及びABバーに負荷される配線容量は、第3層目の配線層における配線31及び32と配線33及び34との相違分だけ大きくなる。これは、ビット線に負荷される全容量の約15%に相当する。
【0043】
さらに、本実施形態においては、Bポート用書き込み/読み出し回路40をAポート用書き込み/読み出し回路30よりもメモリセルに近い方に配置することにより、Bポート用のビット線BB及びBBバーの配線容量を低減している。以上により、配線容量の差でジャンクション容量の差を、ある程度打ち消すことができる。
【0044】
第1の実施例におけるビット線容量バランスの改善量を、シミュレーションにより求めた。比較例としては、ジャンクション容量の小さいトランジスタのソースを内側のビット線に接続したものを想定した。なお、容量の単位としては、fF(フェムトファラド)を用いている。
(比較例)
ビット線ABの容量: 378fF
ビット線BBの容量: 559fF
(第1の実施例)
ビット線ABの容量: 401fF
ビット線BBの容量: 461fF
【0045】
ここで、デュアルポートSRAMの仕様は、特性の悪い方のポートによって決定されるので、2つのポートのビット線容量がバランスしていることが望ましい。比較例における2つのポートのビット線容量の比は1.48であるが、第1の実施例における2つのポートのビット線容量の比は1.15となっており、2つのポート間における容量のアンバランスが改善されていることが分る。
【0046】
次に、本発明の第2の実施形態について説明する。
図5は、本発明の第2の実施形態に係る半導体集積回路に内蔵されているデュアルポートSRAMの一部の構成を示すブロック図である。このデュアルポートSRAMは、図1に示す第1の実施形態におけるデュアルポートSRAMとレイアウトのみが異なっており、その他の点については第1の実施形態と同様である。
【0047】
第2の実施形態においては、Aポート用のビット線AB及びABバーが、1列のメモリセルのいずれかの間(好ましくは、ほぼ中央)でクロスする。これにより、AポートとBポートとの間のクロストークノイズを低減することができる。図5には、第1列におけるN個のメモリセルMC〜MCが示されている。ここでは、Nが偶数であるとして、N/2番目のメモリセルMCN/2と(N/2+1)番目のメモリセルMCN/2+1との間で、ビット線AB及びABバーが立体的に交差している。
【0048】
これに伴い、メモリセルMC〜MCN/2については、各メモリセルとビット線AB及びABバーとの間を接続する2本の配線もクロスさせている。これにより、メモリセルMC〜MCN/2に書き込むデータの値を予め反転するための書き込み反転回路や、メモリセルMC〜MCN/2から読み出したデータの値を予め反転するための読み出し反転回路を設ける必要がなくなる。
【0049】
次に、図5に示すデュアルポートSRAMのレイアウトについて説明する。
図6は、図5に示すデュアルポートSRAMに含まれている一部の構成要素のレイアウトを示す図である。図6においては、絶縁膜を省略して、各部の配線が分り易いようにしている。
【0050】
半導体基板上に、ゲート絶縁膜を介して、ワード線BW、AW、AWとなる複数のゲート電極が形成されており、これらのゲート電極の両側の半導体基板内には、N型の複数の不純物拡散領域が形成されている。さらに、半導体基板上に、層間絶縁膜を介して3層の配線層が形成されている。第2層目の配線層には、配線41〜44が形成されており、第3層目の配線層には、Aポート用のビット線AB及びABバーと、Bポート用のビット線BB及びBBバーとが形成されている。ビット線AB及びABバーをクロスされているので、ビット線AB及びABバーの配置は、図4に示すものと反対になっている。
【0051】
図2に示すトランジスタQN13及びQN23の共通ソースは、配線43を介してビット線ABに電気的に接続される。トランジスタQN14及びQN24の共通ソースは、配線44を介してビット線ABバーに電気的に接続される。また、トランジスタQN15のソースは、配線41を介してビット線BBに電気的に接続される。トランジスタQN16のソースは、配線42を介してビット線BBバーに電気的に接続される。
【0052】
ここで、Aポート用のビット線ABに電気的に接続されるトランジスタQN13及びQN23のソースは共通になっているのに対して、Bポート用のビット線BBに電気的に接続されるトランジスタQN15のソースは単独となっている。従って、トランジスタQN13のソース容量は、トランジスタQN15のソース容量の約半分となる。
【0053】
また、Aポート用のビット線ABバーに電気的に接続されるトランジスタQN14及びQN24のソースは共通になっているのに対して、Bポート用のビット線BBバーに電気的に接続されるトランジスタQN16のソースは単独となっている。従って、トランジスタQN14及びQN24の各々のソース容量は、トランジスタQN16のソース容量の約半分となる。以上のことから、先に説明したように、ジャンクション容量に関しては、Aポート用のビット線に負荷される配線容量が、Bポート用のビット線に負荷される配線容量よりも小さくなる。
【0054】
そこで、本実施形態においては、図6に示すように、Bポート用のビット線BB及びBBバーを内側(好ましくは、トランジスタQN15及びQN16のソースの直上)に配置することにより、Bポート用のビット線BBとトランジスタQN15のソースとの間に接続される配線と、Bポート用のビット線BBバーとトランジスタQN16のソースとの間に接続される配線を短くして、ビット線BB及びBBバーに負荷される配線容量を低減している。
【0055】
Aポート用のビット線AB及びABバーは外側に配置されることになるので、ビット線AB及びABバーに負荷される配線容量は、第3層目の配線層における配線41及び42と配線43及び44との相違分だけ長くなる。
【0056】
さらに、本実施形態においては、Bポート用書き込み/読み出し回路40をAポート用書き込み/読み出し回路30よりもメモリセルに近い方に配置することにより、Bポート用のビット線BB及びBBバーの配線容量を低減している。以上により、配線容量の差でジャンクション容量の差を、ある程度打ち消すことができる。
【0057】
第2の実施例におけるビット線容量バランスの改善量を、シミュレーションにより求めた。比較例としては、ジャンクション容量の小さいトランジスタのソースを内側のビット線に接続したものを想定した。
(比較例)
ビット線ABの容量: 399fF
ビット線BBの容量: 559fF
(第2の実施例)
ビット線ABの容量: 433fF
ビット線BBの容量: 461fF
【0058】
ここで、デュアルポートSRAMの仕様は、特性の悪い方のポートによって決定されるので、2つのポートのビット線容量がバランスしていることが望ましい。比較例における2つのポートのビット線容量の比は1.40であるが、第2の実施例における2つのポートのビット線容量の比は1.06となっており、2つのポート間における容量のアンバランスが改善されていることが分る。
【0059】
また、2つのポート間の特性差が小さいことにより、デュアルポートSRAMを内蔵した半導体集積回路の設計が容易となって、設計期間を短縮することができる。さらに、データの読み出し特性を決定するセンスアンプのオンタイミング等におけるアンバランスが改善されるので、2つのポート間の動作タイミングが近くなる。その結果、プロセス変動等による特性変化を少なくして、製造ばらつきの影響を受け難くすることが可能である。
【図面の簡単な説明】
【0060】
【図1】本発明の第1の実施形態におけるデュアルポートSRAMを示すブロック図。
【図2】図1に示すデュアルポートSRAMに含まれているメモリセルを示す回路図。
【図3】図1に示すAポート用書き込み/読み出し回路の構成を示す回路図。
【図4】図1に示すデュアルポートSRAMのレイアウトを示す図。
【図5】本発明の第2の実施形態におけるデュアルポートSRAMを示すブロック図。
【図6】図5に示すデュアルポートSRAMのレイアウトを示す図。
【図7】特許文献2に記載されているマルチポートSRAMの構成を示すブロック図。
【符号の説明】
【0061】
10 Aポート用デコーダ、 20 Bポート用デコーダ、 30 Aポート用書き込み/読み出し回路、 40 Bポート用書き込み/読み出し回路、 50、60 制御回路、 70 I/O回路、 71 インバータ、 72、73 ラッチ回路、 MC〜MC メモリセル、 AB、ABバー、BB、BBバー ビット線、 AW〜AW、BW〜BW ワード線




 

 


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