米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> セイコーエプソン株式会社

発明の名称 差動増幅器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−6484(P2007−6484A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2006−169738(P2006−169738)
出願日 平成18年6月20日(2006.6.20)
代理人 【識別番号】100095728
【弁理士】
【氏名又は名称】上柳 雅誉
発明者 セイレム エイド / グレゴリー ブラム
要約 課題
低雑音差動増幅器の中和技術。

解決手段
差動LNAは、第1および第2の入力MOSトランジスタ(MT、MC)を有し、それぞれの制御ゲートに印加した差動差動入力と、それぞれのドレインから抽出した出力を有する。第1および第2の入力MOSトランジスタのゲートドレインCgdである帰還キャパシタンスを、2つの中和MOSトランジスタ(MN1,MN2)のそれぞれのゲートソースCgsキャパシタンスにより中和する。
特許請求の範囲
【請求項1】
第1のプルアップ素子に接続している第1のノードと、第1のプルダウン素子に接続している第2のノードと、トルー入力信号を有効に受信する第1の制御入力ノードとを備え、前記第1の制御入力ノードと前記第1のノードとの間の第1の帰還キャパシタンスと、前記第1の制御入力と前記第2のノードとの間の第1のカップリングキャパシタンスとを特徴とし、前記第1の帰還キャパシタンスは少なくとも部分的に前記トルー入力信号に依存している、第1の入力トランジスタと、
第2のプルアップ素子に接続している第3のノードと、第2のプルダウン素子に接続している第4のノードと、コンプリメント入力信号を有効に受信する第2の制御入力ノードとを備え、前記コンプリメント入力信号は、前記トルー入力信号が反転したものであって、前記第2の制御入力ノードと前記第3のノードとの間の第2の帰還キャパシタンスと、前記第2の制御入力と前記第4のノードとの間の第2のカップリングキャパシタンスとを特徴とし、前記第2の帰還キャパシタンスは少なくとも部分的に前記コンプリメント入力信号に依存している、第2の入力トランジスタと、
静止キャパシタンスの大きさが基本的に前記第1の帰還キャパシタンスの静止キャパシタンスの大きさと同じである、前記第1の入力ノードと前記第3のノードとの間に接続している第1の補償可変キャパシタンスと、
静止キャパシタンスの大きさが基本的に前記第2の帰還キャパシタンスの静止キャパシタンスの大きさと同じである、前記第2の入力ノードと前記第1のノードとの間に接続している第2の補償可変キャパシタンスとを含む、
差動増幅器。
【請求項2】
前記第1の帰還キャパシタンスを介した帰還信号の大きさが、少なくとも部分的に前記第1および第2のノードとの間の電位差に依存していて、前記第1の補償可変キャパシタンスが、前記第3のノードから前記第1の制御入力へ中和信号を効果的に提供して、前記中和信号の大きさが、前記第1のノードと第2のノードとの間の電位差の変動に伴って変化する、請求項1に記載の差動増幅器。
【請求項3】
前記第1の補償可変キャパシタンスが、前記第1の帰還キャパシタンスの変動を監視して、前記第1のカップリングキャパシタンスの変動を基本的に無視して、
前記第2の補償可変キャパシタンスが、前記第2の帰還キャパシタンスの変動を監視して、前記第2のカップリングキャパシタンスの変動を基本的に無視する、請求項1に記載の差動増幅器。
【請求項4】
前記第1および第2の入力トランジスタが、電界効果トランジスタまたはバイポーラ接合トランジスタである、請求項1に記載の差動増幅器。
【請求項5】
前記第1の補償可変キャパシタンスを、前記第1の入力ノードに接続した第3の入力ノードと、前記第3のノードに接続した第5のノードと、電源線に接続している第6のノードとを有する第1の補償トランジスタにより構成して、
前記第2の可変キャパシタンスを、前記第2の入力ノードに接続した第4の入力ノードと、前記第2のノードに接続した第7のノードと、前記電源線に接続した第8のノードとを有する第2の補償トランジスタで構成する、請求項1に記載の差動増幅器。
【請求項6】
前記第1の補償トランジスタを前記第1の入力トランジスタと整合させて、
前記第2の補償トランジスタを前記第2の入力トランジスタと整合させない、請求項5に記載の差動増幅器。
【請求項7】
前記第1の入力トランジスタが第1のMOSトランジスタで、前記第1のノード、第2のノードおよび第1の制御入力がそれぞれ、前記第1のMOSトランジスタの第1のドレインノード、第1のソースノードおよび第1の制御ゲートで、
前記第2の入力トランジスタが第2のMOSトランジスタで、前記第3のノード、第4のノードおよび第2の制御入力がそれぞれ、前記第2のMOSトランジスタの第2のドレインノード、第2のソースノードおよび第2の制御ゲートで、
前記第1の補償可変キャパシタンスを、ある一定の電位に接続した第3のソースと、前記第2のドレインに接続した第3のドレインと、前記第1の制御ゲートに接続した第3の制御ゲートとを有する第3のMOSトランジスタにより構成して、前記第3のMOSトランジスタのゲートドレインキャパシタンスが、前記第1のMOSトランジスタのゲートドレインキャパシタンスと整合していて、
前記第2の補償可変キャパシタンスを、前記ある一定の電位に接続した第4のソースと、前記第1のドレインに接続した第4のドレインと、前記第2の制御ゲートに接続した第4の制御ゲートとを有する第4のMOSトランジスタにより構成して、前記第4のMOSトランジスタのゲートドレインキャパシタンスが、前記第2のMOSトランジスタのゲートドレインキャパシタンスと整合している、請求項1に記載の差動増幅器。
【請求項8】
前記第3のMOSトランジスタのゲートソースキャパシタンスを、前記第1のMOSトランジスタのゲートソースキャパシタンスと整合させて、
前記第4のMOSトランジスタのゲートソースキャパシタンスを、前記第2のMOSトランジスタのゲートドレインキャパシタンスと整合させない、請求項7に記載の差動増幅器。
【請求項9】
前記差動増幅器が低雑音増幅器、LNAで、
前記第1および第2のプルダウン素子が誘導素子である、請求項1に記載の差動増幅器。
【請求項10】
第1の電源線と、前記第1の電源線よりも電位が低い第2の電源線と、
第1のプルアップ素子を介して前記第1の電源線に接続した第1のドレインノードと、第1のプルダウン素子を介して前記第2の電源線に接続した第1のソースノードと、トルー入力信号を有効に受信する第1の制御ゲート入力ノードとを有する第1の入力MOSトランジスタと、
第2のプルアップ素子を介して前記第1の電源線に接続した第2のドレインノードと、第2のプルダウン素子を介して前記第2の電源線に接続した第2のソースノードと、前記トルー入力信号とは逆のコンプリメント入力信号を受信する第2の制御ゲート入力ノードとを有する第2の入力MOSトランジスタと、
前記第1の制御ゲート入力ノードに接続した第1の補償制御ゲートと、前記第2のドレインノードに接続した第1の補償ソースノードと、前記第1または第2の電源線のいずれか1つに直接接続した第1の補償ドレインノードとを有する第1の補償MOSトランジスタと、
前記第2の制御ゲート入力ノードに接続した第2の補償制御ゲートと、前記第1のドレインノードに接続した第2の補償ソースノードと、前記第1の補償ドレインノードと同じ前記第1または第2の電源線のいずれか1つと直接接続した第2の補償ドレインノードとを有する第2の補償MOSトランジスタとを含む、差動増幅器。
【請求項11】
前記第1のドレインノードと前記第1のソースノードとの間の電位差が、前記第1の補償ソースノードと前記第1の補償ドレインノードとの間の電位差と同じ大きさになる、請求項10に記載の差動増幅器。
【請求項12】
前記第1の入力MOSトランジスタのドレイン領域を、前記第1の補償MOSトランジスタのドレイン領域と整合させて、
前記第2の入力MOSトランジスタのドレイン領域を、ドレイン領域前記第2の補償MOSトランジスタと整合させない、請求項10に記載の差動増幅器。
【請求項13】
前記第1の入力MOSトランジスタのソース領域を、前記第1の補償MOSトランジスタのソース領域と整合させて、
前記第2の入力MOSトランジスタのソース領域を、ソース領域前記第2の補償MOSトランジスタと整合させない、請求項12に記載の差動増幅器。
【請求項14】
前記差動増幅器が低雑音増幅器、LNAで、
前記第1および第2のプルアップ素子が第1および第2のプルアップ誘導素子で、
第1および第2のプルダウン素子が第1および第2のプルダウン誘導素子である、請求項10に記載の差動増幅器。
【請求項15】
前記第1の入力MOSトランジスタの反応性動作と結合して、その共振範囲内で動作する際に、第1のプルダウン誘導素子が、所定の入力抵抗値と基本的に同じ実抵抗成分を有する前記第1の制御ゲート入力ノードで入力インピーダンスを生成するように、前記第1のプルダウン誘導素子を選択して、
前記第2の入力MOSトランジスタの反応性動作と結合して、その共振範囲内で動作する際に、第2のプルダウン誘導素子が、前記所定の入力抵抗値と基本的に同じ実抵抗成分を有する前記第2の制御ゲート入力ノードで入力インピーダンスを生成するように、前記第2のプルダウン誘導素子を選択する、請求項14に記載の差動増幅器。
【請求項16】
前記第1の制御ゲート入力ノードに接続した第1の入力誘導素子をさらに備え、前記第1の入力誘導素子のインダクタンス値を選択して、前記第1のプルダウン誘導素子をその共振範囲に配置して、
前記第2の制御ゲート入力ノードに接続した第2の入力誘導素子をさらに備え、前記第2の入力誘導素子のインダクタンス値を選択して、前記第1のプルダウン誘導素子をその共振範囲に配置する、請求項15に記載の差動増幅器。
【請求項17】
前記第1および第2の制御ゲート入力ノードに接続したバイアス生成回路をさらに備え、前記バイアス生成回が前記低雑音増幅器の動作点を効果的に設定する、請求項16に記載の差動増幅器。
【請求項18】
第1の電源線と、前記第1の電源線よりも電位が低い第2の電源線と、
第1のプルアップ素子を介して前記第1の電源線に接続した第1のドレインノードと、第1のプルダウン素子を介して前記第2の電源線に接続した第1のソースノードと、トルー入力信号を有効に受信する第1の制御ゲート入力ノードとを有する第1の入力MOSトランジスタと、
第2のプルアップ素子を介して前記第1の電源線に接続した第2のドレインノードと、第2のプルダウン素子を介して前記第2の電源線に接続した第2のソースノードと、前記トルー入力信号とは逆のコンプリメント入力信号を受信する第2の制御ゲート入力ノードとを有する第2の入力MOSトランジスタと、
前記第1の制御ゲート入力ノードに接続した第1の補償制御ゲートと、前記第2のドレインノードに接続した第1の補償ドレインノードと、前記第1または第2の電源線のいずれか1つに接続した第1の補償ソースノードとを有し、前記第1の補償MOSトランジスタのドレイン構造が前記第1の入力MOSトランジスタのドレイン構造と整合している、第1の補償MOSトランジスタと、
前記第2の制御ゲート入力ノードに接続した第2の補償制御ゲートと、前記第2のドレインノードに接続した第2の補償ドレインノードと、前記第1の補償ソースノードに接続した第2の補償ソースノードとを有し、前記第2の補償MOSトランジスタのドレイン構造が、前記第2の入力MOSトランジスタのドレイン構造と整合している、第2の補償MOSトランジスタとを含む、差動増幅器。
【請求項19】
前記第1の補償ソースノードが、前記第1の補償ドレインノードと構造的に異なっている、請求項18に記載の差動増幅器。
【請求項20】
前記第2の補償ソースノードが、前記第2の補償ドレインノードと構造的に異なっている、請求項19に記載の差動増幅器。
【請求項21】
前記第1の補償MOSトランジスタを、前記第1の入力MOSトランジスタと整合させていない、請求項18に記載の差動増幅器。
【請求項22】
前記第2の補償MOSトランジスタを、前記第2の入力MOSトランジスタと整合させていない、請求項21に記載の差動増幅器。
【請求項23】
前記第1のドレインノードと前記ソースノードとの間の電位差が、前記第1の補償ソースノードと前記第1の補償ドレインノードとの間の電位差と同じ大きさになる、請求項18に記載の差動増幅器。
【請求項24】
前記増幅器が低雑音増幅器、LNAで、前記第1および第2のプルダウン素子が誘導素子である、請求項18に記載の差動増幅器。
発明の詳細な説明
【技術分野】
【0001】
本発明は、低雑音差動増幅器、LNAの分野に関する。特に、本発明は、LNAにおける入出力分離の改良に関する。
【背景技術】
【0002】
一般に、高周波数受信機の初段は、低雑音増幅器、LNAである。LNAは特に、無線通信の適用分野において重要な構成要素である。このようなシステムでは、LNAは、アンテナからの信号を受信して、大きな雑音を受信機に加えることなく増幅するために用いられる。受信信号を増幅する以外に、一般に、LNAはまた、所定の動作周波数で特定の入力インピーダンスを供給する必要がある。このインピーダンス要件が特に重要であるのは、インピーダンスの品質が、LNAの前に配置する受動フィルタの性能に大きな影響を与えてしまうからである。LNAは全体として、受信機系で最も重要な回路ブロックの1つであって、受信機系全体のノイズ性能を決定するものである。
【0003】
入力インピーダンスの要件により、LNA型増幅器の物理構成に実用上の制限がある。すなわち、基本(低周波数)増幅器の構成および技術が、LNAの適用分野に適していないことである。例えば、基本の共通ソース増幅器構成9(図1に図示)は、LNAの適用分野に適していない。共通ソース増幅器9は、ハード接地GNDに直接接続しているソース端子と、負荷抵抗RLを介してVccと接続しているドレインと、信号源12と接続している制御ゲートとを有するMOSトランジスタ11を含んでいる。信号源12は、固有の出力(すなわち、ソース)インピーダンスRSを有し、ソースインピーダンスRSを介して入力信号Vinを増幅器9に出力する。信号反射を低減して、電力伝送を最大にするために、増幅器9は一般に、入力インピーダンスRinを供給する必要がある。これは、ソースインピーダンスRSと整合する。RSの典型的な値は50Ωで、対応する整合入力インピーダンスRin50Ωも同様に、一般に増幅器9の入力で必要である。この値の50Ωは、純粋に説明のためであって、本明細書の説明から逸脱することなく、任意のその他の値をソースインピーダンスRSに設定することができることを理解されたい。
【0004】
しかしながら、この入力インピーダンス要件を満たす共通の方法は、整合する50Ω入力抵抗、すなわち、Rinを、共通ソース増幅器9の入力端子に単に配置することである。このアプローチは、多くの低周波数の適用分野では実際に適しているが、高周波数適用分野(すなわち、LNA型増幅器が一般に用いられる分野)では不適当である。入力抵抗Rinにより、端子ノイズが加わり、受信信号が減衰する。通常、これら2つの作用により、許容できないノイズ形状になってしまい、高周波数、低電力適用分野に不適当な物理的入力抵抗を利用することになり、従って、LNA型増幅器に不適当なものを利用することになる。
【0005】
LNA型増幅器の能動構成要素は一般に、MOSトランジスタである。この制御ゲート構造は基本的に、平行板コンデンサからなる。その結果、MOSトランジスタの制御ゲートは、固有の容量入力インピーダンスを示す。従って、制御ゲートをMOSトランジスタに対する入力として用いて、物理抵抗を加えることなく(物理抵抗のノイズ特性を回避するため)オーム(非容量)入力インピーダンス(整合する50Ω入力抵抗等)を供給するように試みることは、無駄な努力のように見える。しかしながら、MOSトランジスタは、公称容量入力インピーダンスと呼ばれるものを有しており、これは純容量入力インピーダンスではない。物理MOSトランジスタは、その容量入力インピーダンス成分の他に、有効入力インピーダンス成分を示す。この有効インピーダンス成分は、少なくとも部分的にMOSトランジスタのチャネル(すなわち、下部プレート)の有限キャリア速度に基づいているので、下部プレート電位となる。これは、印加した電位を制御ゲートで遅延して、その入力インピーダンスに抵抗成分を示す。この遅延作用は印加した入力信号の周波数に依存するので、入力オーム抵抗の値もやはり周波数に依存する。しかしながら、この現象により、物理的入力抵抗を設けることなく、所定の動作周波数範囲内で、LNA型増幅器が抵抗入力インピーダンスを供給できるようになる。
【0006】
この遅延作用を高めることにより、実際の抵抗のノイズが加わらないオーム入力インピーダンスを、MOSトランジスタの制御ゲートで生成することができる。例えば、トランジスタのチャネルを単に延長するといったような、トランジスタのチャネルでこの遅延作用を高める方法はいくつかある。しかしながら、このアプローチでは、トランジスタの全体的な性能に影響を与えることになる。通常、LNA増幅器では、誘導ソースのデジェネレイションを用いて、印加した入力信号によるチャネル内の電流の流れの遅延を増大する。このアプローチの利点は、MOSトランジスタのソース端子で適切なインダクタンスを選択することにより、入力インピーダンスの有効(すなわち、オーム)成分を制御できることである。
【0007】
このアプローチを図2に示す。インダクタLsをMOSトランジスタ11のソース電極に加えて、誘導ソースデジェネレイションを供給する。この場合、入力インピーダンスZinは、インダクタンス値Lsに比例する抵抗成分を有する直列RLCネットワークとして効果的に動作する。入力インピーダンスZinは、純粋に共振での抵抗だけなので(すなわち、入力インピーダンスの反応性成分を相殺するので)、一般に、インピーダンス整合を狭い動作周波数範囲に限って供給することに留意されたい。しかしながら、LNA型増幅器は一般に、狭い帯域での適用分野で用いられるので、帯域動作が狭いというこの制約はあまり重大な障害にはならない。
【0008】
図3を参照すると、インダクタLsは、共振動作の際だけ所望の入力抵抗を供給するので、一般に、第2のゲートインダクタLgをトランジスタ11の制御ゲートに印加して、共振を確実に発生させる。すなわち、所望の入力オームインピーダンスの供給に必要なインダクタンス値Lsを、初めに選択する。一般に、所望の入力インピーダンスを選択して、入力信号源12のソース抵抗Rsと整合させる。しかしながら、所望の入力抵抗を生成する値Lsは、LNAの所望の動作周波数で必ずしも共振を発生させる必要はない。Lsは、入力ループが共振する際にだけ、純粋に抵抗インピーダンスを生成させるので、次にゲートインダクタンスLgを調整して、ゲート入力に十分な直列インダクタンスを供給して、その入力ループが任意の値Lsの所望の増幅器動作周波数で共振するようする。
【0009】
図4を参照すると、図1〜図3に図示のものと同じ構成要素は全て、同じ参照符号を有し、上記で説明している。基本LNA構造のさらに詳細な図は、電圧バイアス発生器13と、結合コンデンサCpと、MOSトランジスタ11のドレイン電極をVcc電源線に接続する第3のインダクタLdとを含む。電圧バイアス発生器13は、電力制約から決定するLNAの動作点を設定する。結合コンデンサCpは、トランジスタ11のゲートソースバイアスの外乱を防止するDCブロックを行う。インダクタLdのインダクタンス値は、MOSトランジスタ11のドレインキャパシタンスに従って動作して、ゲインを増加して、出力でバンドパスフィルタを行う。
【0010】
図4のLNAはシングルエンド構造なので、寄生接地インダクタンスの影響を受けやすい。このことは、図5に示すような差動LNA構造を用いることにより、改善することができる。図4と同じ構成要素は全て、同じ符号がつけられている。差動構造17は、電流ソース19を含み、これは、2つの差動分岐の間で対称となる点で仮想接地15を設定している。
【0011】
差動LNA17は、トルーVinとコンプリメントVin’の形式の入力信号で動作するので、トルー17aLNA分岐とコンプリメンタリ17bLNA分岐とを有する。トルーLNA分岐17aの全構成要素を補完するコンプリメンタリLNA分岐17bの全構成要素は、プライム符号(’)を付加した同じ参照符号を有し、図2〜図4を参照して上述したように、それらの動作はトルーLNA分岐17aの全構成要素と同じである。説明を簡単にするため、2つのそれぞれの入力信号VinおよびVin’を供給する2つの入力信号源12および12’を、対応するソースインピーダンスRsおよびRs’とともに図示している。しかしながら、VinおよびVin’は相互補完するものであって、1つの遠隔差動信号源から入力してもよいことを理解されたい。同様に、2つの電圧バイアス発生器13および13’を図示しているが、1つの電圧バイアス発生器を用いて、差動LNA17のトルー17a分岐およびコンプリメンタリ17b分岐の両方にバイアスをかけてもよいことを理解されたい。
【0012】
入力インピーダンスの有効成分を主としてLs(またはLs’)が制御するように、電流ソース19は、仮想接地ノード15を寄生接地インダクタンスから分離する。差動LNA構造の別の利点は、同相外乱を除去するとともに、直線性およびダイナミックレンジを向上させることである。
【0013】
差動LNA構造がますます用いられるようになり始めたのは、1990年代後半になってからである。直接変換型受信機(DCR)の用途が拡大することにより、差動LNAが用いられるようになった。差動構造を有するDCR配置は、二次相互変調および直線性の向上に役立っている。
【0014】
しかしながら、LNA型増幅器は一般に、図4および図5の簡略構造を有していない。これはなぜなら、ノイズ形状はMOSトランジスタ11のゲートドレインキャパシタンスCgdの影響をあまり受けないが、Cdgは入力インピーダンスの影響を受けるからである。さらに、一般に、LNAの出力を入力と異なるように同調するので、出力フォームを入力と分離するのに有効である。リークが入力段を介して放射してしまうので、出力信号からのリークが入力段に戻ることを防ぐことも重要である。例えば、LNAは、アンテナから信号を受信して、ノイズを加えて増幅することもある。入力と出力との間のその分離がある一定のレベルでない場合、出力での信号がアンテナに戻って、放射してしまい、他の適用分野またはある応用分野の他のユーザに対して干渉を発生してしまう。
【0015】
図6を参照すると、文献に記載の大抵の低雑音増幅器は、カスコード配置を用いることにより、入力トランジスタ11Cgdの作用を低減している。図6では、理解しやすいようにシングルエンド構成を図示しているが、図6の構造を、容易に差動LNA構造に拡張できることを理解されたい。カスコード配置では、1つの入力トランジスタ11を、2つのトランジスタからなるカスコード構造20と置き換える。第1入力トランジスタ11_inと、これと直列のカスコードトランジスタ11cscとからなる。カスコードトランジスタ11cscの制御ゲートは一般に、高電源Vccと接続していて、入力トランジスタ11_inの電圧を最大にする。カスコード構造20の動作は周知であり、ここで詳しく述べる。基本的に、カスコードトランジスタ11cscは、入力トランジスタ11_inの共通ソース構成のゲインを低減することにより、入力トランジスタ11_inに対するミラー効果の作用を倍増するキャパシタを低減すると同時に、入力トランジスタ11_inの制御ゲートと、カスコードトランジスタ11cscのドレインでの出力とを分離する。従って、カスコード構造20により、入力と出力との間の分離を向上させる。これは、アンテナ(図示せず)が受信して、LNAに印加した入力信号には、理想的にはLNAの出力から入力に戻る反射がないことを意味している。
【0016】
また、図6には、典型的な電圧バイアス回路13の一例が示されている。電圧バイアス回路13は、参照抵抗Rrefと、これと直列のダイオード接続トランジスタ21と、トランジスタ21のゲートを入力トランジスタ11_inのゲートに接続しているバイアス抵抗Rバイアスとを含むこともできる。ダイオード接続トランジスタ21を介した参照電流を、Rrefの値と、Vccとトランジスタ21のVgsとの間の電圧差とから求める。一般に、そのノイズ電流が無視できるくらい小さくなるように、Rrefを大きくする。トランジスタ21は基本的に、入力トランジスタ11_inとの電流ミラーを形成する。これにより、入力トランジスタ11_inのバイアス動作点を設定する。
【0017】
図7を参照すると、完全を期すために、カスコード構造を有する差動LNA型増幅器が図示されている。図6と同じ全構成要素は同じ参照符号を有し、上記で説明している。理解しやすいように、図5の場合のように、バイアス回路および入力信号は、差動LNAのトルーおよびコンプリメント分岐用に対になっているが、1つのバイアス回路により、差動LNAの2つの分岐にバイアスをかけて、トルー入力信号およびコンプリメンタリ入力信号を共通差動信号源から発生してもよいことを理解されたい。また、図5の場合のように、コンプリメンタリ構成要素は、その対応する参照符号にプライム符号(’)が付けられて、上記で説明している。コンプリメンタリ出力は従って、ノードOutおよびOut’で利用できる。
【0018】
カスコード構造によりミラー効果を低減して、入力と出力との間の分離を行っており、これはLNAアーキテクチャに非常に普及しているが、電圧余裕を犠牲にしてこれらの利点を達成している。すなわち、回路動作のために利用可能な電圧余裕(すなわち、VccとGNDとの差であって、VccとGNDとの間のいずれかの直列接続構成要素での電圧低下によりさらに低減する)を、図4および図5の基本LNA構造における1つのトランジスタ11とは反対に、直列の2つのトランジスタ11_inおよび11cscinを必要とすることにより低減する。図4および図5の基本LNA回路と比較すると、これは、より小さいVin信号レベルをとることにより、図6および図7のカスコードLNA回路を飽和することを意味する。
【0019】
ミラー効果を補償する、すなわち、中和する他の方法が知られているが、これらは、現在のLNAの適用分野に適しているとは考えられない。例えば、1920年代にAMラジオ放送用に開発された、シングルエンド増幅器用の中和技術では、タップ付きインダクタ、すなわち単巻トランスを用いて、キャパシタを介して、能動素子の出力と180度位相がずれている能動素子の入力に帰還信号を供給している。この手法を非LNA型MOS増幅器に応用することは、“CMOS無線周波数集積回路の設計(The Design of CMOS Radio−Frequency Integrate Circuits)”、(c)ケンブリッジ大学出版局1998、(c)トーマス・H・リー(Thomas.H.Lee)2004年、T.H.リー著、296頁に記載されている。これは、ここに引例として組み込まれている。しかし、このアプローチは、広い面積が必要で、しかも集積したタップ付きトランスの品質が悪くなるので、集積回路、IC、実施例に適していない。
【0020】
従来から集積回路にはあまり適用していないが、同じ原理に基づく第2のアプローチでは、180度位相がずれている差動増幅器の2つの出力を利用して、単巻トランスを不要にしている。このアプローチは、“CMOS無線周波数集積回路の設計(The Design of CMOS Radio−Frequency Integrate Circuits)”、(c)ケンブリッジ大学出版局1998、(c)トーマス・H・リー、2004年、T.H.リー著、296〜297頁に記載されている。これは、ここに引例として組み込まれている。この場合、差動増幅器の一方の分岐の出力を、キャパシタを介して第2の分岐の入力に接続する。そして、この逆を行ってもよい。この中和技術をMOS集積回路に適用できるようにするためには、帰還キャパシタを増幅器トランジスタのCgdに正確に整合することが必要となる。しかしながら、MOSトランジスタのCgdは電圧に依存する(すなわち、印加した電位によって変化する)ので、帰還キャパシタとの正確な整合は不可能であった。従って、この技術は従来から、半導体増幅器での応用分野に限られていた。キャパシタンスを整合する際のこの障害は、LNA増幅器では特に重大である。帰還キャパシタの不整合によって、帰還キャパシタを介して別々の共振を設定してしまうと、不安定になってしまう。従って、このアプローチは、従来から真空管技術に限定されていた。これは、非常に直線的で、相対的に一定の結合キャパシタンスを有している。
【0021】
【特許文献1】米国特許出願公開第2004/0232982号明細書
【発明の開示】
【発明が解決しようとする課題】
【0022】
従って、必要なものは、基本のMOS型LNA回路と比較して、電圧余裕をさらに低減することなく、MOS型集積LNA回路の入力と出力とを分離する方法である。
【0023】
本発明の目的は、従来のLNAと比較して、利用可能な電圧余裕を低減することなく入出力分離を向上した、IC適用分野に適したLNA回路を提供することである。
【0024】
別の目的は、MOSトランジスタが通常動作を行う間に、MOSトランジスタのゲートドレインキャパシタンスCgdをより正確に抽出する可変キャパシタを提供することである。
【課題を解決するための手段】
【0025】
これらの目的は、LNAの2つの入力トランジスタの帰還キャパシタンスを厳密に監視する、2つの可変容量ソース、すなわち、可変キャパシタを用いるLNAに合致している。例えば、MOSベースのLNAでは、2つの入力トランジスタとは一般に、2つのMOSトランジスタである。それぞれ、第1の誘導素子を介して上部電源線に接続したドレインノードと、第2の誘導素子を介して下部電源線と接続したソースノードと、入力制御ゲートとを有する。入力MOSトランジスタのドレインを出力として用いる場合は、次に、一般に、出力から入力への帰還経路を、入力MOSトランジスタのゲートドレイン固有キャパシタンスを介して形成する。
【0026】
本発明は、可変容量ソース、すなわち、LNAの第1の入力MOSトランジスタの制御ゲートとLNAの第2の入力MOSトランジスタのドレインとの間に接続した可変キャパシタを含むことにより、この帰還Cgdキャパシタンスを中和する。可変キャパシタは、第1の入力MOSトランジスタのCgdを監視するが、第1の入力MOSトランジスタのゲートソースキャパシタンスはほとんど影響を受けない。このように、第1の入力MOSトランジスタの帰還Cdgキャパシタンスだけで、さらに厳密に整合することができる。さらに、第1のMOSトランジスタのソースとドレインとの間の電位差の変化も、第1のMOSトランジスタのCgdキャパシタンスを介した帰還電流量に影響を与えるので、本発明の可変キャパシタはやはり同じやり方で電流を制限する。
【0027】
第2の可変キャパシタを含むことにより、LNAの第2の入力MOSトランジスタを介して帰還電流を中和する。
【0028】
これを達成するために、本発明の各可変キャパシタを、中和MOSトランジスタとして実行する。第1の中和MOSトランジスタを第1のMOS入力トランジスタと整合するようにして、第2の中和MOSトランジスタを第2のMOS入力トランジスタと整合するようにする。好ましくは、第1および第2の中和トランジスタと、第1および第2の入力MOSトランジスタとが、互いに全て整合するようにして、各トランジスタのソース領域とドレイン領域との間に基本的に構造的な相違がないといったように、すべて対称型構造を有するようにする。
【0029】
本発明の場合では、第1の入力MOSトランジスタのCgdを介する帰還電流を中和するために用いる第1の中和MOSトランジスタは、ある一定の電位に接続したドレインノードと、第1の入力MOSトランジスタの制御ゲートに接続した制御ゲートと、第2の入力MOSトランジスタのドレインノードに接続したソースノードとを有する。同様に、第2の入力MOSトランジスタのCgdを介する帰還電流を中和するために用いる第2の中和MOSトランジスタは、同じある一定の電位に接続したドレインノードと、その第2の入力MOSトランジスタの制御ゲートに接続した制御ゲートと、その第1の入力MOSトランジスタのドレインノードに接続したソースノードとを有する。
【0030】
好ましくは、第1の入力MOSトランジスタのドレインの電位は、第2の入力MOSトランジスタのドレインの電位と必ず180度位相がずれている。従って、本発明の構成により、第1の入力MOSトランジスタのCgdの電位と等しく、且つ逆の、第1の中和トランジスタのゲートソースキャパシタンスCgsの電位差を生成する。第1の中和トランジスタのCgsの容量値が第1の入力MOSトランジスタのCgdと整合しているので、第1の中和MOSトランジスタのCgsを介した補償電流を生成して、第1の入力MOSトランジスタのCgdを介した帰還電流を中和する。同様の補償電流を第2の中和MOSトランジスタのCgsを介して生成して、第2の入力MOSトランジスタのCgdを介した帰還電流を中和する。
【0031】
さらに、第1の入力MOSトランジスタのドレインおよびソース間の全電圧差を、第1の中和MOSトランジスタのソースおよびドレイン間で再生する。このことは、補償電流をより厳密に第1の入力MOSトランジスタのCgdを介した帰還電流に整合する適切な大きさにする際にさらに有益である。
【0032】
同様の構造を、第2の入力MOSトランジスタに適用する。また、好ましくは、第1および第2の中和MOSトランジスタのドレインを、上部電源線Vccに接続する。
【0033】
本発明を完全に理解するとともに、他の目的および達成したことについては、添付の図面とともに、以下の説明と請求の範囲とを参照することにより明らかになり、理解できるであろう。
【発明を実施するための最良の形態】
【0034】
以下、本発明の実施形態を図面を用いて説明する。
【0035】
[実施形態1]
図8を参照すると、本発明による低雑音差動増幅器、LNA80は、トルー分岐80Tと、コンプリメンタリ分岐80Cとを含む。LNA80のトルー分岐80Tは、トルー信号を受信する第1の(トルー)トランジスタMTと、MTの制御ゲートに接続した第1のゲートインダクタンスLgTと、MTのソースノードを仮想接地ノードVgndに接続する第1のソースインダクタンスLsTと、MTのドレインをVccと接続する第1のドレインインダクタンスLdTと、第1の電圧バイアス発生器VBTと、第1の入力結合コンデンサCTと、第1の入力信号VinTと、第1の入力信号の対応するソースインピーダンスRsTとを含む。
【0036】
本発明の場合では、トルートランジスタMTおよびコンプリメンタリトランジスタMCを、金属酸化物半導体、すなわちMOSトランジスタとして実行することができるが、トルートランジスタMTおよびコンプリメンタリトランジスタMCを、バイポーラ接合トランジスタ、接合電界トランジスタまたは他の周知の電界効果トランジスタとして実行してもよいことを理解されたい。
【0037】
LNA80のコンプリメンタリ分岐80Cは、コンプリメンタリ信号を受信する第2の(コンプリメンタリ)トランジスタMCと、MCの制御ゲートに接続した第2のゲートインダクタンスLgCと、MCのソースノードを仮想接地ノードVgndに接続する第2のソースインダクタンスLsCと、MCのドレインを参照高電源線Vccに接続する第2のドレインインダクタンスLdTと、第2の電圧バイアス発生器VBCと、第2の結合コンデンサCCと、第2の入力信号VinCと、第2の入力信号の対応するソースインピーダンスRsCとを含む。
【0038】
仮想接地Vgndを、ソースインダクタンスLsTおよびLsCを参照接地電源線GNDに接続するテール電流ソースIsrcにより生成する。
【0039】
本実施の形態の特徴は、トルートランジスタMTの制御ゲートをコンプリメンタリトランジスタMCのドレインに接続する第1の中和可変キャパシタンスCN1と、コンプリメンタリMCの制御ゲートをトルートランジスタMTのドレインに接続する第2の中和可変キャパシタンスCN2とにある。
【0040】
インダクタ(集積またはディスクリート型)とすることもできる、ソースインダクタンスLsTおよびLsCに対して、トランジスタMTおよびMCのそれぞれの制御ゲートで所望の入力抵抗を設定する。一般に、入力抵抗を、適切な入力信号源VinTまたはVinCのソース抵抗RsTまたはRsCと整合させる。しかしながら、インダクタンスLsTおよびLsCが生成する入力抵抗の量は周波数に依存しているので、LsTおよびLsCを共振動作させる場合に限って、純抵抗入力インピーダンスは達成される。従って、一旦、入力抵抗に必要な適切な値のLsTおよびLsCを得たならば、ゲートインダクタンスLgTおよびLgCの大きさを、入力インダクタンスを供給するのに十分なものにして、トルー分岐80Tおよびコンプリメンタリ分岐80Cの入力ループを共振動作させる。MTおよびMCのそれぞれのドレインキャパシタンスに従って、ドレインインダクタンスLdTおよびLdCは、バンドパスフィルタを行って、出力ループのゲインをさらに大きくする。テール電流ソースIsrcは、仮想接地ノードVgndをLsTおよびLsCが設定した入力抵抗の障害となり得る接地インダクタンス変動から分離するのに有益である。
【0041】
電圧バイアス発生器VBTおよびVBCは、本発明のLNAのトルー分岐80Tおよびコンプリメンタリ分岐80Cの動作点を設定する。2つの電圧バイアス発生器(VBTおよびVBC)を示しているが、これは純粋に説明のためだけであって、1つの電圧バイアス発生器を用いてLNA80の2つの分岐80Tおよび80Cにバイアスをかけてもよいことを理解されたい。
【0042】
結合コンデンサCTおよびCCは、DCブロックを行って、入力信号のDC成分がそれぞれの分岐の入力トランジスタMTおよびMCのゲートソースバイアスの障害とならないように防止する。入力信号VinTおよびVinCと、それらの対応する出力ソースインピーダンスRsTおよびRsCとを、2つの別々のソースとして図示しているが、1つの差動出力ドライバの一部としてもよいことを理解されたい。VinT/RsTおよびVinC/RsCを、受信アンテナ、またはステップダウントランス、またはこの技術分野で一般に周知の任意の他の受信技術から構成してもよいことをさらに理解されたい。
【0043】
本発明のLNAのそれぞれの分岐において入力を出力から分離するために、本発明は、入力トランジスタMTおよびMCのゲートドレインキャパシタンスCgdの作用を中和させることを得ようとするものである。本発明のLNAは差動LNAなので、入力信号を受信するトランジスタMTおよびMCの制御ゲート、すなわち、入力は、互いに論理補完を行う。すなわち、入力信号は、互いに180度の出力位相である。従って、各分岐80Tおよび80Cの出力も、同様に互いに位相が180度で出力する。従って、MTのドレインの信号は、MCのドレインの信号と180度位相がずれていることになる。従って、第1の中和可変キャパシタンスCN1のキャパシタンス値MTのCgdのキャパシタンス値が正確に同じ場合は、MTの制御ゲートからMTのドレインへのゲートドレイン電位(Vgd)はCN1の電位(すなわち、MTの制御ゲートからMCのドレインへの電位)と180度位相がずれているので、MTのCgdを介した任意の電流を、中和可変キャパシタンスCN1を介する、大きさが同じで向きが反対の電流により、中和するようになる。第2の中和キャパシタンスCN2も、コンプリメンタリ入力トランジスタMCのCgdに対して同様の中和作用を有する。このように、MTとMCとを結合するCgd容量を中和して、出力を、LNA80のトルー80Tおよびコンプリメンタリ80C分岐の入力から効果的に分離できるようになる。
【0044】
しかしながら、MTまたはMC等のMOSトランジスタの制御ゲートは、大抵の場合は平行板コンデンサとして考えられているが、一定の純キャパシタンス値を有していない。まず、MOSトランジスタが構成するキャパシタの下部プレート(すなわち、半導体基板に形成されているトランジスタチャネル領域)の寸法は一定していない。MOSトランジスタの効果的な下部プレートは、トランジスタの制御ゲートに印加した電位だけでなく、そのソース領域およびドレイン領域の電位差によっても変化する。すなわち、ソースとドレインとの間のチャネルに電位差がある場合は、等価の平行平板キャパシタの下部プレートであるMOSトランジスタに形成する反転チャネルは、正確にいえばソースからドレインにわたるようなテーパ形状を有している。しかしながら、トランジスタのソース領域およびドレイン領域が基本的に同じ電位で接続している場合は、反転チャネルは、は相対的に非テーパ形状を有する。さらに、チャネルの厚さ、すなわち深さも、やはりMOSトランジスタの制御ゲートでの印加電位に依存する。この現象に関連して、ソースまたはドレイン領域と制御ゲートとの間の重複も、やはりソースまたはドレイン領域に印加した電位に伴って変化する。
【0045】
従って、本発明の好適な実施の形態では、CN1およびCN2を、MTおよびMCの制御ゲートそれぞれに印加した電位ばかりでなく、MTおよびMCのドレイン領域およびソース領域それぞれの間の電位に伴って変化するようにしている。
【0046】
これらの要件により、可変中和キャパシタCN1およびCN2の構築が複雑になることが理解されるであろう。一般に、MOSトランジスタのソース電極およびドレイン電極をともに接続することにより構築して、この接続した接合部を等価の平行板コンデンサの下部プレートノードとして用いることにより、集積回路キャパシタを構築する(このMOSトランジスタ構造の制御ゲートが、等価の平行平板キャパシタの上部プレートを構成する)。しかしながら、上述のように、MT(またはMC)のドレイン電位が出力信号とともに変化する一方で、ソース領域が対応するソースインダクタンスLsT(またはLsC)を介して仮想接地Vgndに接続しているので、入力MOSトランジスタMTおよびMCのソース電位およびドレイン電位を必ずしも等しくする必要はなく、明らかに共通電位に固定されていない。さらに、基本MOSトランジスタのソース電極およびドレイン電極をともに接続してキャパシタを構成することは、基本トランジスタのCgsキャパシタンスおよびCgdキャパシタンスを合成する作用を有しており、等価のキャパシタンスの合成は、確かにMT(またはMC)の1つのCgdキャパシタンスとは異なっている(基本MOSトランジスタが、入力トランジスタMT(またはMC)のように同じ大きさになっていると仮定する)。従って、整合集積キャパシタを形成する従来のアプローチは、あまり効果的なものではない。求められる中和作用が、Cgdの正確な整合とキャパシタンスの中和とに大きく依存しているので、このことは特に事実であり、なんらかの不整合があると、中和キャパシタンス介した不安定な発振が発生する可能性がある。
【0047】
言い換えれば、整合中和キャパシタの形成が複雑であるのは、トランジスタMTまたはMCの全入力キャパシタンスの整合を求めていないからである。これは、整合トランジスタを用いて整合キャパシタンスを形成する際の一般的な事例である。より正確にいえば、MTおよびMCのゲートドレインキャパシタンスCgdだけを整合しようとしているのである。
【0048】
上述のように、従来技術では、カスコード入力段を用いて入力を出力から分離するが、カスコードでは直列の2つのトランジスタが必要である。カスコード形式の各トランジスタに電圧低下が発生するので、入力段に直列の2つのトランジスタを設けることにより、利用可能な電圧余裕を低減する。
【0049】
図9を参照すると、図8と同じ全構成要素には同じ参照符号を付けて、上記で説明している。本発明の場合は、電圧バイアス発生器VBTおよびVBCの例示の回路構造を図示している。電圧バイアス発生器VBTは、ダイオード接続トランジスタDTと直列の参照抵抗RrTからなる。バイアス抵抗RbTは、ダイオード接続トランジスタDTのゲートを入力トランジスタMTのゲートと接続している。ダイオード接続トランジスタDTを介した参照電流を、RrTの値と、トランジスタDTのVccとVgsとの間の電圧差とにより求める。一般に、参照抵抗RrTを、そのノイズ電流を無視することができるよう、十分な大きさにする。トランジスタDTは、入力トランジスタMTと電流ミラーを形成して、入力トランジスタMTの動作点を設定する。
【0050】
VBCの動作は、VBTの動作と同様である。ダイオード接続トランジスタDCは、バイアス抵抗RbCにより、コンプリメンタリ入力トランジスタMCと電流ミラーを形成する。これは、DCの制御ゲートをMCの制御ゲートと接続している。動作点を、参照抵抗RrCの電圧低下により求め、この電圧低下を、RrCの大きさと、DCのVcc−Vgsとにより求める。
【0051】
説明を簡単にするため、図8のテール電流ソースIsrcおよびハード接地GNDを図示しない代わりに、参照接地gndと置き換える。これは、仮想接地Vgndが、LNA80の参照下部電源線として機能するからである。参照接地gndを、LsT/LsCとGNDとの間のテール電流ソースIsrcにより構築してもよいことを理解されたい。
【0052】
本実施の形態では、入力にクロスカップル型中和トランジスタMN1およびMN2を用いることにより、余裕を低減することなく、入力と出力との間の分離を向上させるよりよい方法を提供する。トランジスタMN1およびMN2は、図8の可変中和キャパシタンスCN1およびCN2と同様の機能を実行して、余裕を低減したりノイズを加えたりすることなく、効果的にLNA回路80の分離を行う。
【0053】
図8と同様に、MTおよびMCは、トルー入力トランジスタおよびコンプリメンタリ入力トランジスタである。トランジスタMN1およびMN2は、以下に詳細に述べられているように、入力トランジスタMTおよびMCのミラー効果を補償する。このように、本発明により、図5の基本差動LNAと同様の最大電圧スイングを保持しながら、図7のカスコード配置と同様の分離を達成する。事実上、本発明の技術により、ノイズ形状および直線性等のLNAの他のパラメータを低下することなく、図5および図7の回路の利点を組み合わせる。
【0054】
好ましくは、中和トランジスタMN1をトルー入力トランジスタMTと整合して、中和トランジスタMN2をコンプリメンタリ入力トランジスタMCと整合する。さらに好ましくは、MN1、MN2、MTおよびMCを、全て互いに整合するようにして、対称にする。特に、これらのソース領域のトランジスタセルアーキテクチャは好ましくは、これらのドレイン領域と同じである。このように、これらのそれぞれのソース領域とドレイン領域との間に、基本的に構造的な相違がないようにするので、電流の流れに従って、各領域は、ソースまたはドレインとして動作できる。すなわち、高電源線、すなわちVccにより近い従来の領域は一般にドレイン領域と指定され、下部電源線により近い領域、すなわちgndは一般にソース領域と指定されている。従って、中和トランジスタMN1およびMN2のそれぞれのノードnd1およびnd2は、Vccにより近いのでドレインと指定されているが、ノードns1およびns2でのMN1およびMN2のソース領域は、入力トランジスタMTおよびMCそれぞれのドレインdTおよびdCと同様の構造を有している。従って、整合キャパシタンスのために、中和トランジスタMN1およびMN2の固有の静止(at−rest)ゲートソースキャパシタンスを、入力トランジスタMTおよびMCそれぞれの固有の静止ゲートドレインキャパシタンスと整合する(すなわち、信号を印加しない場合)。
【0055】
本発明の場合は、VinTおよびVinCからの入力信号が、出力から入力へのある帰還を伴って、入力トランジスタMTおよびMCを介して進行する。この帰還は、MTおよびMCのCgdキャパシタンスを介して発生するものである。中和トランジスタMN1およびMN2により、MN1およびMN2のCgsキャパシタンスを介した逆相の同じ波形が、トルーおよびコンプリメンタリ出力に達する。このように、MN1のCgsを介した180度位相ずれを有する波形に加えられたMTのCgdを介した波形は、互いに相殺されることになる。
【0056】
本発明の動作について、以下のように理解することができる。トルー入力トランジスタMTがロジックハイを出力する際には、そのドレインノードdTは高電位になる。MTのソースノードsTが低電位なので、ソースおよびMTのドレインに電圧差が存在する。同時に、MTの出力がロジックハイの場合は、次に、コンプリメンタリ入力トランジスタMCのドレインノードdCは、ロジックローとなる必要がある。従って、中和トランジスタMN1のns1のソースは同様に、低電位である。中和トランジスタMN1のドレインnd1が高電位(すなわち、Vccに接続している)ので、中和トランジスタMN1のソース領域およびドレイン領域の電圧差も同様に形成される。従って、MN1で構成する等価のキャパシタの効果的な下部プレートの形状は、トルー入力トランジスタMTで構成する等価のキャパシタの効果的な下部プレートの形状と、さらに厳密に整合することになる。さらに、中和トランジスタMN1のソース領域ns1の構造は、トルー入力トランジスタMTのドレイン領域dTの構造と整合しているので、MTの制御ゲートの電位が変動し、且つ、ソースおよびMTのドレインの電位差が変動するにも関わらず、MN1のCgs値は、非常に厳密にMTのCgd値と整合するようになる。
【0057】
同様に、MTの出力がロジックハイの場合は、次に、コンプリメンタリトランジスタMCの出力は必ずロジックローである。従って、コンプリメンタリ入力トランジスタMCのドレインdCおよびソースsCは基本的に同様の電位になり、等価の平行板コンデンサの相対的レベルの下部プレートになる。しかしながら、中和トランジスタMN2のソース領域ns2はトルー入力トランジトリMTの出力のロジックハイ電位に接続していて、中和トランジスタMN2のドレイン領域nd2も同様にVccのロジックハイ電位に接続しているので、MN2のドレイン領域およびソース領域はともに、同じく同様の電位となる。従って、MN2の等価の平行板コンデンサの効果的な下部プレートも、やはり相対的レベルになる。すなわち、フラットになる。従って、MN2およびMCの等価のキャパシタの効果的な下部プレートが、効果的に整合する。さらに、MN2のソース領域ns2がMCのドレイン領域dCと整合しているので、MCの制御ゲートに印加した信号と、MCの得られるソースドレイン電位差とに関わらず、MCのCgd値がMN2のCgs値と整合する。
【0058】
MTの出力がロジックローで、MCの出力がロジックハイの場合には、逆のことが同様に実際に当てはまることを理解されたい。この場合、MTのドレインでロジックローとなり、そのソース領域およびドレイン領域は同様にロジックロー電位となる。しかしながら、MCのドレインと、従ってMN1ソースとは、高電位になる。従って、MN1のソース領域およびドレイン領域も、やはり同様にロジックハイ電位になる。従って、MN1の下部プレートの形状は、MTの下部プレートの形状と厳密に整合することになる。さらに、中和トランジスタMN1は、再びMTのCgdキャパシタンス値と整合するCgsキャパシタンス値を示すので、これにより、MTの制御ゲートの入力信号と180度位相がずれている中和信号を供給する。MCのドレインが高電位であり、そのソースがロジックローであるので、ソースドレイン電位差動を発生する。この電位差は、MN2のソースおよびドレインの電位差によって整合している。そのソースは同じくロジックローで、そのドレインはロジックハイである。従来のように、MN2のCgsがMCのCgdと整合するので、適切なキャパシタンス中和となる。
【0059】
その結果、本発明の構造により、これらの入力電圧および出力電圧が変化するように、入力トランジスタMTおよびMCのゲートドレインキャパシタンスの変化を正確に抽出する差動LNAの入力と出力との間をクロスカップルする、可変キャパシタンスを提供することができる。
【0060】
図9の構造の初期テストで、従来技術と比較して大きな向上を示した。一般に、LNAにおける分離を、Sパラメータ(すなわち、散乱パラメータ)と、特にパラメータS21(すなわち、挿入損失パラメータ)との観点から定義する。Sパラメータは通常、高周波数の適用分野で周知のもので、通常、無線周波数およびマイクロ波回路に用いられている。従って、Sパラメータの詳細な説明はここでは行わない。しかしながら、通常、より小さい値のS21がよりよい性能を表す。このアプローチをも用いることにより、20logS21は、分離およびノイズ形状NFの測定基準であって、10log(SNRin/SNRout)として定義される。ここで、SNRはS/N比である。一般に、他のSパラメータと比較して、S21(デシベル、dB)を、LNA仕様書の−10dBより小さくする。図5の従来の差動LNAと比較して、本発明の場合は、分離を15dBも向上している。
【0061】
中和トランジスタが対照的でない場合もある。図10は、中和トランジスタMN1’およびMN2’が非対称型ソース(ns1’およびns2’)領域およびドレイン(nd1およびnd2)領域を有する場合を図示している。すなわち、ソース領域ns1’およびns2’の構造は、ドレイン領域nd1およびnd2の構造と物理的に異なっている。例えば、ソース領域ns1’およびns2’が高ドープ構造を有していて、ドレイン領域nd1およびnd2が低ドープ構造であってもよい。これは、ソース領域ns1’およびns2’が、相対的大きな電圧電位に対して耐圧するように構成している場合である。図10では、図9と同じ全構成要素には同じ参照符号を付けて、上記で説明している。
【0062】
中和トランジスタMN1’およびMN2’のドレイン領域nd1およびnd2の構造は好ましくは、入力トランジスタMTおよびMCそれぞれのドレインdTおよびdCと整合するようにする。本発明の場合は、MN1’のドレインnd1を用いてトルー入力トランジスタMTのCgdを中和して、MN2’のドレインnd2を用いてコンプリメント入力トランジスタMCのCgdを中和する。従って、MN1’の制御ゲートをやはりMTの制御ゲートに接続するが、MN1’のドレインnd1をMCのドレインdCに接続する。同様に、MN2’の制御ゲートをMCの制御ゲートに接続して、MN2’のドレインnd2をMTのドレインdTに接続する。中和トランジスタMN1’およびMN2’のソース領域ns1’およびns2’を好ましくは、Vcc等の一定の電源線に接続する。ソース領域ns1’およびns2’をさらに好ましくは、共に接続する。このように、MN1’のCgdがMTのCgdを介した帰還信号を監視して相殺して、およびMN2’のCgdがMCのCgdを介した帰還信号を監視して相殺する。
【0063】
本実施の形態では、中和トランジスタMN1’のソース領域ns1’は、トルー入力トランジスタMTのソース領域sTと整合していなくてもよい。同様に、中和トランジスタMN2’のソース領域ns2’は、コンプリメント入力トランジスタMCのソース領域sCと整合していなくてもよい。従って、本実施の形態では、中和トランジスタMN1’およびMN2’が、入力トランジスタMTおよびMCそれぞれに必ずしも整合している必要はない。
【0064】
本発明について、いくつかの具体的な実施の形態に従って説明してきたが、前述の説明に鑑みて、さらに多くの代替、変更、および変形のあることが、当業者にとって明らかになるであろう。従って、ここで説明した本発明は本発明の精神および添付の請求の範囲から逸脱しない、多くのかかる代替、変更、応用および変形を含む。
【図面の簡単な説明】
【0065】
【図1】従来技術の共通ソース増幅器。
【図2】MOSトランジスタを用いてトランジスタの制御ゲートでオーム入力インピーダンスを生成する、不完全な方法。
【図3】図2の構造に入力信号源を加えたより完全な図。
【図4】基本のシングルエンド低雑音増幅器、LNAおよび入力信号源の構造。
【図5】図4のLNAの構造を拡張して、一例の差動入力信号源を備える基本差動LNAを構築した図。
【図6】その入力と出力との間の分離を向上したカスコード構成を有する従来のシングルエンドLNA。
【図7】カスコード構成を有する差動LNA。
【図8】利用可能な電圧余裕を低減しないで入力を出力から分離するための、本発明による差動LNA。
【図9】本発明実施例による、差動LNAの回路の実施例。
【図10】非対称型中和トランジスタを用いた図9のLNAの回路の実施例。
【符号の説明】
【0066】
13:バイアス発生器
13’:バイアス発生器




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013