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発明の名称 半導体装置の製造方法及び半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−5700(P2007−5700A)
公開日 平成19年1月11日(2007.1.11)
出願番号 特願2005−186612(P2005−186612)
出願日 平成17年6月27日(2005.6.27)
代理人 【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
発明者 近藤 雅則
要約 課題
ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつ製造コストが低い半導体装置の製造方法を提供する。

解決手段
本発明に係る半導体装置の製造方法は、P型の半導体基板1上に形成された第1のマスク膜をマスクとしてN型の不純物イオンを注入することにより、N型のディープウェル1eを形成する工程と、前記第1のマスク膜をマスクとして半導体基板1にP型の不純物を導入することにより、ディープウェル1e上に位置するP型ウェル1bを形成する工程と、前記第1のマスク膜を除去する工程と、半導体基板1上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとしてN型の不純物を導入することにより、P型ウェル1bの周囲を囲むN型ウェル1dを形成する工程とを具備する。前記第2の開口パターンは、少なくとも、P型ウェル1b上のうち素子が形成される領域の縁全周に位置している。
特許請求の範囲
【請求項1】
第1導電型の半導体基板上に、第1の開口パターンを有する第1のマスク膜を形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第2導電型の不純物イオンを注入することにより、前記半導体基板に第2導電型のディープウェルを形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第1導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第1導電型ウェルを形成する工程と、
前記第1のマスク膜を除去する工程と、
前記半導体基板上に、第2の開口パターンを有する第2のマスク膜を形成する工程と、
前記第2のマスク膜をマスクとして前記半導体基板に第2導電型の不純物を導入することにより、前記半導体基板に第2導電型ウェルを形成する工程と、
前記第2のマスク膜を除去する工程と、
を具備し、
前記第2の開口パターンは、少なくとも、前記第1導電型ウェルの縁全周に位置しており、
前記第2導電型ウェルを形成する工程において、前記第1導電型ウェルの縁全周に第2導電型の不純物が導入され、該縁全周が前記半導体基板に対して高抵抗化する半導体装置の製造方法。
【請求項2】
第1導電型の半導体基板上に、第1の開口パターンを有する第1のマスク膜を形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第2導電型の不純物イオンを注入することにより、前記半導体基板に第2導電型のディープウェルを形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第1導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第1導電型ウェルを形成する工程と、
前記第1のマスク膜を除去する工程と、
前記半導体基板上に、第2の開口パターンを有する第2のマスク膜を形成する工程と、
前記第2のマスク膜をマスクとして前記半導体基板に第2導電型の不純物を導入することにより、前記半導体基板に第2導電型ウェルを形成する工程と、
前記第2のマスク膜を除去する工程と、
を具備し、
前記第2の開口パターンは、少なくとも、前記第1導電型ウェル上のうち素子が形成される領域の縁全周に位置しており、
前記第2導電型ウェルを形成する工程において、前記第1導電型ウェルのうち素子が形成される領域の縁全周に第2導電型の不純物が導入され、該縁全周が前記半導体基板に対して高抵抗化する半導体装置の製造方法。
【請求項3】
前記第2導電型ウェルを形成する工程において、前記高抵抗化した縁を第2導電型にする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記第1導電型はP型であり、前記第2導電型はN型である請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記第1導電型ウェルは、アナログ回路が形成されるアナログ領域に位置する請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記半導体基板には、前記アナログ領域と、デジタル回路が形成されるデジタル領域があり、
前記第1導電型ウェルを形成する工程において、デジタル領域に位置する半導体基板にも第1導電型ウェルが形成される請求項5に記載の半導体装置の製造方法。
【請求項7】
第1導電型の半導体基板に形成された第1導電型ウェルと、
前記半導体基板に形成され、前記第1導電型ウェルの側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第1導電型ウェル及び前記高抵抗領域の下に位置する第2導電型のディープウェルと、
を具備する半導体装置。
【請求項8】
第1導電型の半導体基板に形成された第1導電型ウェルと、
前記半導体基板に形成され、前記第1導電型ウェルのうち半導体素子が形成される領域の側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第1導電型ウェル及び前記高抵抗領域の下に位置する第2導電型のディープウェルと、
を具備する半導体装置。
【請求項9】
前記高抵抗領域は、第1導電型の不純物と第2導電型の不純物がそれぞれ導入されている請求項7又は8に記載の半導体装置。
【請求項10】
前記高抵抗領域は第2導電型である請求項7〜9のいずれか一項に記載の半導体装置。
【請求項11】
前記高抵抗領域の幅は、2μm以上である請求項7〜10のいずれか一項に記載の半導体装置。
【請求項12】
前記第1導電型ウェルは、アナログ回路が形成されるアナログ領域に位置し、
デジタル回路が形成されるデジタル領域に位置する第2導電型ウェルを更に具備する請求項7〜11のいずれか一項に記載の半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつ製造コストが低い半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【0002】
図8の各図は、従来の半導体装置の製造方法を説明する為の断面図である。本方法は、P型のシリコン基板101に、N型のウェル及びP型のウェルそれぞれを形成する方法である。シリコン基板101には、デジタル回路(例えばロジック回路)が形成されるデジタル領域110と、アナログ回路が形成されるアナログ領域111とが設けられている。
【0003】
まず、図8(A)に示すように、シリコン基板101上にフォトレジスト膜121を塗布する。次いで、フォトレジスト膜121を、第1のガラスマスク(図示せず)を用いて露光し、その後現像する。これにより、フォトレジスト膜121には第1の開口パターンが形成される。次いで、フォトレジスト膜121をマスクとしてシリコン基板101にN型不純物イオンを高エネルギーで注入する。これにより、アナログ領域111に位置するシリコン基板101には、ディープN型ウェル101eが形成される。
【0004】
その後、図8(B)に示すように、フォトレジスト膜121を除去する。次いで、シリコン基板101上にフォトレジスト膜122を塗布する。次いで、フォトレジスト膜122を、第2のガラスマスク(図示せず)を用いて露光し、その後現像する。これにより、フォトレジスト膜122には第2の開口パターンが形成される。次いで、フォトレジスト膜122をマスクとして、シリコン基板101にN型不純物イオンを低エネルギーで注入する。これにより、デジタル領域110に位置するシリコン基板101にはN型ウェル101cが形成され、アナログ領域111に位置するシリコン基板101にはN型ウェル101dが形成される。N型ウェル101dはディープN型ウェル101eの一部上に位置している。なお、アナログ領域111の縁にもN型ウェル101fが形成される。このため、アナログ領域111は、底部がディープN型ウェル101eによって覆われ、側面がN型ウェル101d,101fによって囲まれる。
【0005】
その後、図8(C)に示すように、フォトレジスト膜122を除去する。次いで、シリコン基板101上にフォトレジスト膜123を塗布する。次いで、フォトレジスト膜122を、第3のガラスマスク(図示せず)を用いて露光し、その後現像する。これにより、フォトレジスト膜123には第3の開口パターンが形成される。次いで、フォトレジスト膜123をマスクとして、シリコン基板101にP型不純物イオンを注入する。これにより、デジタル領域110に位置するシリコン基板101にはP型ウェル101aが形成され、アナログ領域111に位置するシリコン基板101にはP型ウェル101bが形成される。
【0006】
その後、フォトレジスト膜123が除去され、アナログ回路及びデジタル回路が形成される。デジタル回路が動作するとP型ウェル101a,N型ウェル101cに電位変動が生じる。シリコン基板101はP型であるため、P型ウェル101aの電位変動が、ノイズとしてシリコン基板101を介してアナログ領域111に伝搬し、アナログ領域111に位置するP型ウェル101bの電位に変動を与える可能性がある。P型ウェル101bの電位が変動すると、アナログ回路の特性に影響が出る。
【0007】
しかし、アナログ領域111は、底部及びその周囲がディープN型ウェル101eによって覆われており、側面がN型ウェル101d,101fによって囲まれている。このため、ノイズはディープN型ウェル101e及びN型ウェル101d,101fによって遮断され、P型ウェル101bの電位がノイズに影響されることが、抑制される。
【0008】
なお、アナログ回路とデジタル回路は異なる電位で動作するが、ディープN型ウェル101eはアナログ領域111のみに形成されているため、デジタル領域110に位置するN型ウェル101cとアナログ領域111に位置するN型ウェル101dとが、ディープN型ウェル101eを介してショートすることが防がれる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
上記した従来技術では、レジスト膜の形成及びそのパターニングを3回行う必要があった。また、それぞれのパターンは異なっているため、3枚のガラスマスクが必要であった。半導体装置の製造コストを下げるためには、レジスト膜のパターニング回数を減らすこと、及びガラスマスクの枚数を減らすことそれぞれが有効である。
【0010】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつレジスト膜のパターニング回数を減らすとともに、ガラスマスクの枚数を減らすことができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【0011】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第1導電型の半導体基板上に、第1の開口パターンを有する第1のマスク膜を形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第2導電型の不純物イオンを注入することにより、前記半導体基板に第2導電型のディープウェルを形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第1導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第1導電型ウェルを形成する工程と、
前記第1のマスク膜を除去する工程と、
前記半導体基板上に、第2の開口パターンを有する第2のマスク膜を形成する工程と、
前記第2のマスク膜をマスクとして前記半導体基板に第2導電型の不純物を導入することにより、前記半導体基板に第2導電型ウェルを形成する工程と、
前記第2のマスク膜を除去する工程と、
を具備し、
前記第2の開口パターンは、少なくとも、前記第1導電型ウェルの縁全周に位置しており、
前記第2導電型ウェルを形成する工程において、前記第1導電型ウェルの縁全周に第2導電型の不純物が導入され、該縁全周が前記半導体基板と比べて高抵抗化する。
【0012】
本発明に係る他の半導体装置の製造方法は、第1導電型の半導体基板上に、第1の開口パターンを有する第1のマスク膜を形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第2導電型の不純物イオンを注入することにより、前記半導体基板に第2導電型のディープウェルを形成する工程と、
前記第1のマスク膜をマスクとして前記半導体基板に第1導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第1導電型ウェルを形成する工程と、
前記第1のマスク膜を除去する工程と、
前記半導体基板上に、第2の開口パターンを有する第2のマスク膜を形成する工程と、
前記第2のマスク膜をマスクとして前記半導体基板に第2導電型の不純物を導入することにより、前記半導体基板に第2導電型ウェルを形成する工程と、
前記第2のマスク膜を除去する工程と、
を具備し、
前記第2の開口パターンは、少なくとも、前記第1導電型ウェル上のうち素子が形成される領域の縁全周に位置しており、
前記第2導電型ウェルを形成する工程において、前記第1導電型ウェルのうち素子が形成される領域の縁全周に第2導電型の不純物が導入され、該縁全周が前記半導体基板と比べて高抵抗化する。
【0013】
これらの半導体装置の製造方法によれば、前記第1導電型ウェルの底部及びその周囲には、第2導電型の前記ディープウェルが形成される。また、前記第1導電型ウェルの縁全周、又は前記第1導電型ウェルのうち素子が形成される領域の縁全周は、高抵抗化する。このため、他のウェルを発生源としたノイズが、第1導電型の半導体基板を介して伝搬してきても、ノイズはディープウェル及び高抵抗化した部分によって遮断される。従って、ウェル相互間で電位変動がノイズとして伝搬することを抑制できる。
【0014】
また、使用するマスク膜(例えばフォトレジスト膜)は2枚である。従って、従来と比べてマスク膜の枚数が少なくなり、製造工程数及びマスク膜を形成するためのガラスマスクが少なくなる。また、マスク膜の形成回数も少なくなる。従って、半導体装置の製造コストを低くすることができる。
【0015】
前記第2導電型ウェルを形成する工程において、前記高抵抗化した縁を第2導電型にするのが好ましい。
前記第1導電型は、例えばP型であり、前記第2導電型は、例えばN型である。
【0016】
前記第1導電型ウェルは、アナログ回路が形成されるアナログ領域に位置していてもよい。この場合、前記半導体基板には、前記アナログ領域と、デジタル回路が形成されるデジタル領域があり、前記第1導電型ウェルを形成する工程において、デジタル領域に位置する半導体基板にも第1導電型ウェルが形成されてもよい。デジタル領域に位置する第1導電型ウェルからノイズが伝搬しても、上記した作用により、このノイズがアナログ領域に位置する第1導電型ウェルに伝搬することは、抑制される。
【0017】
本発明に係る半導体装置は、第1導電型の半導体基板に形成された第1導電型ウェルと、
前記半導体基板に形成され、前記第1導電型ウェルの側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第1導電型ウェル及び前記高抵抗領域の下に位置する第2導電型のディープウェルと、
を具備する。
【0018】
本発明に係る他の半導体装置は、第1導電型の半導体基板に形成された第1導電型ウェルと、
前記半導体基板に形成され、前記第1導電型ウェルのうち半導体素子が形成される領域の側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第1導電型ウェル及び前記高抵抗領域の下に位置する第2導電型のディープウェルと、
を具備する。
【0019】
前記高抵抗領域には、第1導電型の不純物と第2導電型の不純物がそれぞれ導入されていてもよい。前記高抵抗領域は、第2導電型であるのが望ましい。前記高抵抗領域の幅は2μm以上であるのが好ましい。
【発明を実施するための形態】
【0020】
以下、図面を参照して本発明の実施形態について説明する。図1(A)、図2、図3(A)、図4(A)、図5、及び図6(A)は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図1(B)、図3(B)、及び図4(B)のA−A断面に相当する部分を示している。図1(B)及び図3(B)は、本実施形態で使用するガラスマスクの露光パターンを説明する為の平面図である。図4(B)は、図4(A)の状態における半導体装置の平面図である。図6(B),(C)は、それぞれ図6(A)のA−A断面図、B−B断面図である。
【0021】
本方法では、P型のシリコン基板1には、N型のウェル及びP型のウェルそれぞれが形成される。シリコン基板1には、デジタル回路(例えばロジック回路)が形成されるデジタル領域10と、アナログ回路が形成されるアナログ領域11とが設けられている。
【0022】
まず、図1(A)に示すように、シリコン基板1上にポジ型のフォトレジスト膜50を塗布する。次いで、フォトレジスト膜50を、ガラスマスク60を用いて露光する。
【0023】
図1(B)は、ガラスマスク60の遮光パターンを説明する為の平面図である。ガラスマスク60の遮光膜は、アナログ領域11の上方に位置する開口パターン60aと、デジタル領域10の上方に位置する複数の開口パターン60bとを有する。開口パターン60aの形状は、アナログ領域11に位置する遮光膜を、N型のウェルが形成される領域及びその周囲を除いて除去した形状である。複数の開口パターン60bは、それぞれスリット状であり、互いに略平行に配置されている。
【0024】
次いで、図2に示すように、フォトレジスト膜50を現像する。これにより、フォトレジスト膜50には、ガラスマスク60の開口パターンに対応する開口パターンが形成される。次いで、フォトレジスト膜50をマスクとして、シリコン基板1にN型不純物イオンを高エネルギーで注入する。これにより、シリコン基板1には、ディープN型ウェル1eが形成される。ディープN型ウェル1eは、デジタル領域10及びアナログ領域11の双方に形成される。
【0025】
次いで、フォトレジスト膜50をマスクとして、シリコン基板1にP型不純物イオンを低エネルギーで注入する。これにより、デジタル領域10に位置するシリコン基板1にはP型ウェル1aが形成され、アナログ領域11に位置するシリコン基板1にはP型ウェル1bが形成される。P型ウェル1a,1bそれぞれは、ディープN型ウェル1e上に位置する。デジタル領域10において、P型ウェル1a及びディープN型ウェル1eの組み合わせは、スリット状に複数互いに並列に形成される。アナログ領域11において、P型ウェル1b及びディープN型ウェル1eは、N型のウェルが形成される領域及びその周囲を除いて形成される。
【0026】
その後、図3(A)に示すように、フォトレジスト膜50を除去する。次いで、シリコン基板1上にポジ型のフォトレジスト膜51を塗布し、フォトレジスト膜51を、ガラスマスク61を用いて露光する。
【0027】
図3(B)は、ガラスマスク61の遮光パターンを説明する為の平面図である。ガラスマスク61の遮光膜は、アナログ領域11に位置する開口パターン61a,61c、及びデジタル領域10に位置するスリット状の複数の開口パターン61bとを有する。
【0028】
図3(A),(B)に示すように、開口パターン61aは、N型ウェルが形成される領域の上方及びその周囲と重なる位置に形成されており、縁全周がP型ウェル1bと重なっている。P型ウェル1bと重なっている部分の幅は、例えば2μm以上3μm以下である。開口パターン61cは、P型ウェル1bのうち半導体素子が形成される領域の縁と重なる位置に形成されている。開口パターン61cの幅は、例えば2μm以上3μm以下である。開口パターン61a,61cにより、P型ウェル1bのうち半導体素子が形成される領域は囲まれる。
開口パターン61bは、P型ウェル1aと互い違いとなるように配置されている。
【0029】
次いで、図4(A)に示すように、フォトレジスト膜51を現像する。これにより、フォトレジスト膜51には、ガラスマスク61の開口パターンに対応する開口パターンが形成される。次いで、フォトレジスト膜51をマスクとして、シリコン基板1にN型不純物イオンを低エネルギーで注入する。
これにより、デジタル領域10に位置するシリコン基板1にはN型ウェル1cが形成され、アナログ領域11に位置するシリコン基板にはN型ウェル1dが形成される。
【0030】
また、図4(A)及び図4(B)に示すように、P型ウェル1bのうち半導体素子が形成される領域の縁全周には、N型不純物イオンが注入され、シリコン基板1より抵抗が高い高抵抗領域1fが形成される。高抵抗領域1fの幅は、例えば2μm以上3μm以下である。高抵抗領域1fでは、N型となるのが好ましい。なお、図4(B)では、説明のためにフォトレジスト膜51を図示していない。
【0031】
このように、P型ウェル1bのうち半導体素子が形成される領域は、底部がディープN型ウェル1eによって覆われ、側面が高抵抗領域1fによって囲まれる。高抵抗領域1fの底部もディープN型ウェル1eによって覆われる。
【0032】
その後、図5に示すようにフォトレジスト膜51を除去する。次いで、シリコン基板1上に熱酸化膜(図示せず)及び窒化シリコン膜(図示せず)を形成し、窒化シリコン膜に開口パターンを形成する。次いで、この窒化シリコン膜をマスクとしてシリコン基板1を熱酸化する。これにより、シリコン基板1には素子分離膜2が形成される。素子分離膜2は、少なくとも高抵抗領域1f上に位置しており、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれを、他の領域から分離する。その後、窒化シリコン膜及び熱酸化膜を除去する。
【0033】
次いで、図6の各図に示すように、シリコン基板1を熱酸化する。これにより、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれに位置するシリコン基板1には、ゲート絶縁膜3a,3b,3c,3dが形成される。なお、ゲート絶縁膜3b,3dは、それぞれゲート絶縁膜3a,3cと別工程で形成してもよい。このようにすると、ゲート絶縁膜3b,3dそれぞれの厚さを、ゲート絶縁膜3a,3cの厚さと異ならせる(例えば厚くする)ことができる。
【0034】
次いで、それぞれのゲート絶縁膜上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜3a,3b,3c,3d上それぞれには、ゲート電極4a,4b,4c,4dが形成される。
【0035】
次いで、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれ上を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、P型ウェル1a,1b上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、N型不純物を導入する。これにより、P型ウェル1a,1bそれぞれには、N型低濃度不純物領域6a,6bが形成される。その後、フォトレジスト膜を除去する。
【0036】
次いで、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれ上を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、N型ウェル1c,1d上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、P型不純物を導入する。これにより、N型ウェル1c,1dそれぞれには、P型低濃度不純物領域6c,6dが形成される。その後、フォトレジスト膜を除去する。
【0037】
次いで、ゲート電極4a,4b,4c,4dを含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極4a,4b,4c,4dそれぞれの側壁は、サイドウォール5で覆われる。
【0038】
次いで、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれ上を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、P型ウェル1a,1b上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、N型不純物を導入する。これにより、P型ウェル1a,1bそれぞれには、ソース及びドレインとなるN型不純物領域7a,7bが形成される。その後、フォトレジスト膜を除去する。
【0039】
次いで、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれ上を含む全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、N型ウェル1c,1d上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、P型不純物を導入する。これにより、N型ウェル1c,1dそれぞれには、ソース及びドレインとなるP型低濃度不純物領域7c,7dが形成される。その後、フォトレジスト膜を除去する。
このようにして、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれには、トランジスタが形成される。
【0040】
以上、第1の実施形態によれば、アナログ領域11のP型ウェル1bのうち半導体素子が形成される領域は、底部がディープN型ウェル1eによって覆われ、側部が高抵抗領域1fによって囲まれる。また、高抵抗領域1fの底部もディープN型ウェル1eによって覆われる。このため、トランジスタが動作してデジタル領域10のP型ウェル1aの電位が変動し、その電位変動がノイズとしてP型のシリコン基板1を伝搬しても、ノイズはディープN型ウェル1e及び高抵抗領域1fによって遮断され、P型ウェル1bまで伝搬しない。従って、P型ウェル1bの電位は安定する。
【0041】
また、2枚のフォトレジスト膜50,51で上記した構造が形成されるため、フォトレジスト膜の形成及びそのパターニングが従来と比べて少なく、かつガラスマスクの枚数も従来と比べて少ない。下がって、半導体装置の製造コストは低くなる。
【0042】
図7は、本発明の第2の実施形態に係る半導体装置を説明する為の平面図である。本実施形態は、高抵抗領域1fの形状を除いて第1の実施形態によって形成される半導体装置のウェルと同一の構成を有する。
【0043】
本実施形態において、高抵抗領域1fは、P型ウェル1bとN型ウェル1dの境界、及びP型ウェル1bの縁全周それぞれに形成されている。このような構造の半導体装置は、ガラスマスク61の遮光パターンを変更することにより、第1の実施形態と同一の方法で製造することができる。
なお、本実施形態においても、第1の実施形態と同一の工程によって、P型ウェル1a,1b及びN型ウェル1c,1dそれぞれにトランジスタを形成してもよい。
本実施形態によっても、第1の実施形態と同一の作用及び効果を得ることができる。
【0044】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記したフォトレジスト膜50,51がネガ型である場合、ガラスマスク60,61の遮光膜は、開口されている部分と残っている部分が逆になる。
【図面の簡単な説明】
【0045】
【図1】(A)は第1の実施形態に係る半導体装置の製造方法を説明する為の断面図、(B)はガラスマスク60の平面図。
【図2】図1(A)の次の工程を説明する為の断面図。
【図3】(A)は図2の次の工程を説明する為の断面図、(B)はガラスマスク61の平面図。
【図4】(A)は図3(A)の次の工程を説明する為の断面図、(B)は(A)の状態における半導体装置の平面図。
【図5】図4(A)の次の工程を説明する為の断面図。
【図6】(A)は図5の次の工程を説明する為の断面図、(B)は(A)のA−A断面図、(C)は(A)のB−B断面図。
【図7】第2の実施形態に係る半導体装置を説明する為の平面図。
【図8】(A)は従来の半導体装置の製造方法を説明する為の断面図、(B)は(A)の次の工程を説明する為の断面図、(C)は(B)の次の工程を説明する為の断面図。
【符号の説明】
【0046】
1,101…シリコン基板、1a,1b,101a,101b…P型ウェル、1c,1d,101c,101d,101f…N型ウェル、1e,101e…ディープN型ウェル、1f…高抵抗領域、2…素子分離膜、3a,3b,3c,3d…ゲート絶縁膜、4a,4b,4c,4d…ゲート電極、5…サイドウォール、6a,6b…N型低濃度不純物領域、6c,6d…P型低濃度不純物領域、7a,7b…P型不純物領域、7c,7d…P型不純物領域、10,110…デジタル領域、11,111…アナログ領域、50,51,121,122,123…フォトレジスト膜、60,61…ガラスマスク、60a,60b,61a,61b,61c…開口パターン




 

 


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