Warning: copy(.htaccess): failed to open stream: Permission denied in /home/jp321/public_html/header.php on line 8
半導体装置およびその製造方法 - 株式会社東芝
米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社東芝

発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123850(P2007−123850A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2006−257858(P2006−257858)
出願日 平成18年9月22日(2006.9.22)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 江田 健太郎
要約 課題
MOSFETのオン電流の大きな半導体装置を提供する。

解決手段
半導体装置は、半導体基板1を含む。素子領域を区画するトレンチ2が半導体基板の表面に形成される。MOSFETは、半導体基板上に設けられたゲート絶縁膜11と、ゲート絶縁膜上に設けられたゲート電極12と、ゲート電極の下方のチャネル領域を挟むソース/ドレイン拡散層21と、を含む。応力膜31は、ゲート電極上とソース/ドレイン拡散層上およびトレンチ内に連続して形成され、半導体基板に引っ張り応力または圧縮応力を与える。絶縁膜41はトレンチを応力膜を介して埋め込む。
特許請求の範囲
【請求項1】
半導体基板と、
前記半導体基板の表面に形成され、素子領域を区画するトレンチと、
前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟むソース/ドレイン拡散層と、を含むMOSFETと、
前記ゲート電極上と前記ソース/ドレイン拡散層上および前記トレンチ内に連続して形成され、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜と、
前記トレンチを前記応力膜を介して埋め込む絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項2】
前記応力膜が、前記MOSFETのチャネルの導電型がn型の場合、前記半導体基板に引っ張り応力を与える材料から実質的に構成され、前記MOSFETのチャネルの導電型がp型の場合、前記半導体基板に圧縮応力を与える材料から実質的に構成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記応力膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜、またはこれらの材料の積層膜からなることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記トレンチの側面上に形成された絶縁膜をさらに具備し、
前記応力膜が、前記絶縁膜を介して前記トレンチ内に形成される、
ことを特徴とする請求項1に記載の半導体装置
【請求項5】
半導体基板の表面に素子領域を区画するトレンチを形成する工程と、
前記半導体基板の表面に、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の下方のチャネル領域を挟むソース/ドレイン拡散層と、を含むMOSFETを形成する工程と、
前記ゲート電極上と前記ソース/ドレイン拡散層上および前記トレンチ内に連続する、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜を形成する工程と、
前記トレンチを前記応力膜を介して第1絶縁膜により埋めこむ工程と、
を具備することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体装置の素子分離絶縁膜の構造に関する。
【背景技術】
【0002】
半導体装置の素子領域(活性領域)を区画する素子分離絶縁膜として、STI(Shallow Trench Isolation)構造のものが知られている。STI構造の素子分離絶縁膜は、半導体基板の表面に形成されたトレンチ内に絶縁膜が埋め込まれることにより形成される。活性領域には、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等の半導体素子が形成される。
【0003】
また、素子分離絶縁膜を構成する絶縁膜が半導体基板に与える応力を利用して、MOSFET(以下、単にトランジスタ)のオン電流を増加させる技術が知られている。このストレスによるトランジスタのオン電流増加効果(以下、オン電流増加効果)を得るのに適する絶縁膜がトレンチ内の側面に形成され、トレンチの残りの部分が、埋め込み性の良い等の特性を有する絶縁膜により埋め込まれる。
【0004】
オン電流増加効果を実現可能な素子分離絶縁膜を有する半導体装置の製造方法について、図14乃至図16を参照して説明する。まず、図14に示すように、半導体基板101上に、シリコン窒化膜102が形成され、シリコン窒化膜102および半導体基板101の表面にトレンチ103が形成される。
【0005】
次に、トレンチ103の内面上に、シリコン窒化膜104が形成された後、トレンチ103が適当な深さまで絶縁膜105により埋め込まれる。次に、トレンチ103内で露出しているシリコン窒化膜104が除去される。次に、トレンチ103内に、絶縁膜106が形成される。次に、シリコン窒化膜102が除去されることにより、素子分離絶縁膜が形成される。
【0006】
この後、図15に示すように、ゲート絶縁膜111、ゲート電極112、ソース/ドレイン拡散層113を有するトランジスタが形成される。次に、図16に示すように、ここまでの工程で得られる構造上の全面に、エッチングストッパー膜114が形成される。この後、層間絶縁膜の形成、配線層、コンタクトプラグ等が形成される。エッチングストッパー膜114は、コンタクトホールを層間絶縁膜に形成する際のストッパーとしての機能を有する。
【0007】
シリコン窒化膜104が有する応力が、トランジスタのチャネル領域に働くことによって、トランジスタのオン電流が増大する。シリコン窒化膜104とチャネル領域との距離が近いほど、より大きなオン電流増加効果を実現できる。
【0008】
特開2003-158241号公報は、NMOSの活性領域と接するトレンチの側面にはシリコン窒化膜を設け、PMOSの活性領域と接するトレンチの側面にはチャネル方向と垂直方向のみシリコン窒化膜を設けることにより、NMOSおよびPMOSの両方のオン電流を増加させる技術を開示する。
【特許文献1】特開2003-158241号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、MOSFETのオン電流の大きな半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【0010】
本発明の第1の視点による半導体装置は、半導体基板と、前記半導体基板の表面に形成され、素子領域を区画するトレンチと、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟むソース/ドレイン拡散層と、を含むMOSFETと、前記ゲート電極上と前記ソース/ドレイン拡散層上および前記トレンチ内に連続して形成され、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜と、前記トレンチを前記応力膜を介して埋め込む絶縁膜と、を具備する。
【0011】
本発明の第2の視点による半導体装置の製造方法は、半導体基板の表面に素子領域を区画するトレンチを形成する工程と、前記半導体基板の表面に、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の下方のチャネル領域を挟むソース/ドレイン拡散層と、を含むMOSFETを形成する工程と、前記ゲート電極上と前記ソース/ドレイン拡散層上および前記トレンチ内に連続する、前記半導体基板に引っ張り応力または圧縮応力を与える応力膜を形成する工程と、前記トレンチを前記応力膜を介して第1絶縁膜により埋めこむ工程と、を具備することを特徴とする。
【発明の効果】
【0012】
本発明によれば、MOSFETのオン電流の大きな半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【0013】
本発明者等は、本発明の開発の過程において、素子分離絶縁膜によるオン電流増加効果を効果的に実行する方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【0014】
背景技術の項で述べたように、トレンチ103内の半導体基板101の表面近傍の側面上には、シリコン窒化膜104は形成されない。そして、シリコン窒化膜104の上面は、絶縁膜106によって覆われる。これは、シリコン窒化膜102を除去する工程の段階でシリコン窒化膜104がトレンチ103内で露出していると、シリコン窒化膜102を除去する際に、シリコン窒化膜104が半導体基板の表面より大幅に深い位置までエッチバックされるからである。
【0015】
このように、製造工程上の理由からトレンチ103内の半導体基板101表面近傍にシリコン窒化膜104を除去せざるを得ない。この結果、最も大きなオン電流増加効果を発揮する、チャネル領域に最も近い部分にシリコン窒化膜104が形成されないこととなる。トレンチ103の底部近傍のシリコン窒化膜104のみでは、トレンチ103内の半導体基板101表面近傍にもシリコン窒化膜104が形成されている場合より、オン電流増加効果は小さい。
【0016】
また、近時、エッチングストッパー膜114の応力を制御することによって、エッチングストッパー膜114にもシリコン窒化膜104と同様のオン電流増加効果を持たせることが行われている。しかしながら、図14乃至図16に示す工程では、シリコン窒化膜104、エッチングストッパー膜114を形成するのに、非常に多くの工程を必要とする。このため、より高いオン電流増加効果を実現するとともに、効率よくオン電流増加効果用の応力膜を形成する工程が望まれる。
【0017】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0018】
図1は、それぞれ本発明の一実施形態に係る半導体装置の主要部を示す平面図であり、図2、図3は、図1のII−II線、III−III線に沿った断面図である。図1、図2、図3に示すように、例えばシリコンからなる半導体基板1の表面には、素子分離領域を構成するトレンチ2が形成されている。素子分離領域は、素子領域(活性領域)4を区画する。トレンチ2は、半導体基板1の表面のうちで活性領域4以外の領域に形成されている。トレンチ2の側面および底面上には、例えばシリコン酸化膜からなる絶縁膜3が形成されている。
【0019】
素子領域4内には、MOSFETが形成されている。MOSFETは、少なくともゲート絶縁膜11、ゲート電極12、ソース/ドレイン拡散層21を含んでいる。
【0020】
ゲート絶縁膜11は、半導体基板1の表面上に設けられ、例えばシリコン酸化膜からなる。ゲート電極12は、ゲート絶縁膜11上に設けられ、例えば不純物が導入されることにより導電性とされたポリシリコンからなる。
【0021】
ゲート電極12は、図1の上下方向に沿った端部において、素子領域4を超えた位置に達している。この素子分離領域のゲート電極の下には、トレンチ2は形成されず、絶縁膜3が埋め込まれている。そして、ゲート電極12は、素子領域4においてはゲート絶縁膜11上に位置し、素子分離領域においては絶縁膜3上に位置している。
【0022】
また、ゲート電極12の上面には、シリサイド13が形成されている。
【0023】
ゲート絶縁膜11、ゲート電極12の側面上には、例えばシリコン窒化膜からなる絶縁膜14が設けられている。絶縁膜14の側壁上には、例えばシリコン窒化膜からなるスペーサ15が設けられる。
【0024】
ソース/ドレイン拡散層21は、素子領域4の半導体基板1の表面において、ゲート電極12の下方のチャネル領域を挟むように形成されている。ソース/ドレイン拡散層21は、低濃度部分(Lightly Doped Drain)21aと高濃度部分21bとから構成される。低濃度部分21aは、絶縁膜14およびスペーサ15の下方に位置し、半導体基板1の表面近傍の浅い領域に形成される。高濃度部分21bは、低濃度部分21aを挟み、低濃度部分21aより深い位置まで広がっている。ソース/ドレイン拡散層21の表面には、シリサイド22が形成されている。
【0025】
スペーサ15の側面、ゲート電極12の上面、素子領域4の半導体基板1の表面、トレンチ2と半導体基板1とがなす角、トレンチ2内の絶縁膜3上には、応力膜31が設けられている。応力膜31は、トレンチ2内に形成された絶縁膜3上の全面上に亘っている。このため、応力膜31は、半導体基板1に大きな応力を与えることができる。さらに、トレンチ2の表面のうちで、MOSFETのチャネル領域に最も近い部分、すなわち、半導体基板1の表面近傍にも応力膜31が形成されている。このため、応力膜31によるMOSFETのオン電流増加効果を最大限に利用できる。
【0026】
また、応力膜31は、応力膜31が半導体基板1に与える応力によってMOSFETのオン電流を増加させるような材料および組成を有している。応力膜31として、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜等を用いることができる。
【0027】
また、応力膜31は、オン電流を増加させるMOSFETのチャネルの導電型に応じた特徴を有している。より具体的には、チャネルがn型のMOSFETに対しては、引っ張り応力を有する応力膜31が用いられる。また、チャネルがp型のMOSFETに対しては、圧縮応力を有する応力膜31が用いられる。1つの材料によりn型、p型の両方のオン電流を増加させるには、この材料の組成が適切に設定される。もちろん、各導電型に対して、異なる材料を用いることも可能である。
【0028】
さらに、応力膜31は、図4に示すように、第1層31aおよび第2層31bからなる積層構造を有していても良い。図4では、2層の場合を例示しているが、3層以上とすることももちろん可能である。応力膜31が積層構造の場合、各層として、上記した材料を用いることができる。また、引っ張り応力を有する層と、圧縮応力を有する層とを積層することによりn型、p型の両方のMOSFETのオン電流を同時に増加する効果を得ることも可能である。
【0029】
応力膜31は、少なくとも半導体基板1およびゲート電極12の表面において、エッチングストッパーとしての機能も有している。
【0030】
応力膜31上の全面には、例えばシリコン酸化膜からなる層間絶縁膜41が設けられている。層間絶縁膜41は、トレンチ2内に埋め込まれることにより、トレンチ2において素子分離絶縁膜としての機能を併有する。層間絶縁膜41上の全面には、例えばシリコン酸化膜からなる層間絶縁膜42、43が順に設けられている。
【0031】
層間絶縁膜42、41内には、シリサイド13、22に達するコンタクトプラグ51が設けられている。コンタクトプラグ51は、コンタクトホールの内面上に設けられたバリアメタル52を介して、コンタクトホール内に埋め込まれた導電材料により構成される。
【0032】
層間絶縁膜43内には、底面がコンタクトプラグ51と接する配線層61が設けられる。配線層61は、配線溝の内面上に設けられたバリアメタル62を介して、配線溝内に埋め込まれた導電材料により構成される。
【0033】
次に、図1乃至図3の半導体装置の製造方法について、図5乃至図12を参照して説明する。図5乃至図12は、図1乃至図3の半導体装置の製造工程の一部を順に示す断面図であり、図2と同じ断面を示している。図5に示すように、半導体基板1上に、厚さが150nm程度の絶縁膜71が、例えばLPCVD(Low Pressure Chemical Vapor Deposition)法により形成される。絶縁膜71は、素子領域の区画のためのトレンチの形成用のマスク等の機能を有し、例えば、シリコン窒化膜を用いることができる。次に、絶縁膜71上の全面に、レジスト膜(図示せぬ)が塗布される。次に、リソグラフィ工程によって、レジスト膜に、トレンチ2が形成される予定の領域の上方に開口を有するパターンが形成される。このトレンチ2によって、素子領域4が区画される。
【0034】
次に、レジスト膜をマスクとして用いて、例えばRIE(Reactive Ion Etching)法等の異方性エッチングによって、絶縁膜71がエッチングされる。続いて、RIE等によって、半導体基板1が300nm程度エッチングされることにより、トレンチ2が形成される。
【0035】
次に、ここまでの工程で得られる構造上の全面に、例えばCVD法により、例えばシリコン酸化膜からなる絶縁膜3が堆積される。次に、絶縁膜が、絶縁膜71をストッパーとして、CMP(Chemical Mechanical Polishing)法により平坦化される。
【0036】
次に、図6に示すように、絶縁膜3の上面が、半導体基板1の表面より若干高い位置まで、より具体的には、図5の状態から100nm程度エッチングされる。次に、絶縁膜71が、ウェットエッチング等により除去される。この結果、素子分離領域が形成される。次に、イオン注入および熱工程によって、p型、n型のウェル(図示せぬ)が形成される。
【0037】
次に、図7に示すように、ゲート絶縁膜11、ゲート電極12が形成される。すなわち、半導体基板1の表面が、例えば熱酸化法により酸化されることによりゲート絶縁膜11が形成される。次に、少なくともゲート絶縁膜上、および絶縁膜3上に、例えばLPCVD法により、厚さが150nm程度の導電性のポリシリコン膜が形成される。
【0038】
次に、リソグラフィ工程およびRIE等の異方性エッチングによって、ポリシリコン膜がゲート電極12の形状へとパターニングされる。ポリシリコン膜は、図1に示すように、素子領域から若干、素子分離領域上にまで達し、この部分において絶縁膜3上に位置している。
【0039】
次に、ゲート絶縁膜11のゲート電極12により覆われていない部分が、例えばウェットエッチングによって除去される。次に、ゲート電極12をマスクとしたイオン注入および800℃程度の熱工程によって、ソース/ドレイン拡散層21の低濃度部分21aが形成される。
【0040】
次に、図8に示すように、ここまでの工程で得られる構造上の全面に、例えばLPCVD法により、絶縁膜14およびスペーサ15となる絶縁膜が順次堆積される。次に、これらの絶縁膜がエッチバックされることにより、絶縁膜14およびスペーサ15が形成される。次に、ゲート電極12、絶縁膜14、スペーサ15をマスクとしたイオン注入、および熱工程によって、ソース/ドレイン拡散層21の高濃度部分21bが形成される。
【0041】
次に、図9に示すように、ここまでの工程で得られる構造上の全面に、シリサイドの材料となる金属膜(図示せぬ)が形成される。次に、熱工程が行われることにより、ゲート電極12上、半導体基板1の表面(ソース/ドレイン拡散層21の表面)に、シリサイド13、22がそれぞれ形成される。次に、シリサイド化に寄与しなかった金属膜が除去される。
【0042】
次に、ここまでの工程で得られる構造上の全面に、レジスト膜72が塗布によって、形成される。次に、リソグラフィ工程によって、レジスト膜72に、トレンチ2の上方(絶縁膜3の上方)に開口73を有するパターンが形成される。
【0043】
次に、図10に示すように、レジスト膜をマスクとして用いて、例えばRIE法によって、絶縁膜3がエッチバックされる。レジスト膜72の開口73は、レジスト膜のパターンの位置ずれが発生したことを考慮して、トレンチ2の平面形状より若干小さい形状とされている。このため、エッチングの結果、トレンチ2の側面上に絶縁膜3が残存する。
【0044】
応力膜31とトレンチ2の側面の半導体基板1との距離が小さいほど、応力膜31が半導体基板1に与える応力は大きくなるので、より大きな応力を得る観点からは、トレンチ2の側面上の絶縁膜3は薄い方が望ましい。しかしながら、絶縁膜3を完全に除去すると、応力膜31が、トレンチ2の表面上、すなわちシリコンに接触することになる。この結果、界面準位が発生し、半導体装置の性能が悪化することになり、好ましくないので、トレンチ2が薄い絶縁膜3により覆われているほうが好ましい。
【0045】
また、絶縁膜3のエッチバックの条件も、トレンチ2の底面上に絶縁膜3が若干残存するようなものが用いられる。これは、絶縁膜3を完全に除去しようとすると、トレンチ2の底面の半導体基板1の表面が荒れてしまう可能性があるからである。すなわち、部位によっては、絶縁膜3の除去のみならず、トレンチ2の底面のシリコンもがエッチングされることがある。この結果、この部分にウェルが形成されていると、このウェルの特性が乱され、半導体装置の特性が変化し、最悪の場合、半導体装置として機能しなくなる。
【0046】
一方、トレンチ2の底面上の絶縁膜3が厚すぎると、トレンチ2の側面上の応力膜31の面積が小さくなる。すると、応力膜31によるMOSFETのオン電流増加効果が減少する。よって、より大きな応力を得る観点からは、トレンチ2の底面上の絶縁膜3は薄い方が望ましい。トレンチ2の底面上の絶縁膜3は、少なくとも、ソース/ドレイン拡散層21の底面(接合深さ)の位置よりは深い位置に位置していることが望ましい。
【0047】
次に、図11に示すように、ここまでの工程で得られる構造上の全面に、例えばLPCVD法により、応力膜31が堆積される。応力膜31の厚さは、例えば30nmである。この結果、ゲート電極12上、スペーサ15上、半導体基板1の表面上、絶縁膜3上に応力膜31が形成される。応力膜31は、元々、後の工程でのコンタクトホール形成時のエッチングに対するストッパー膜としてゲート電極12上および半導体基板1の表面上に設けられている。このような用途に用いられる膜をトレンチ2の内面上にまで形成するようにすることによって、従来の半導体装置の製造工程を利用しながら、効率的に、トレンチ2内に応力膜31を形成することができる。
【0048】
より具体的には、図14乃至図16を用いて示した方法では、トレンチ103の側面上の応力膜104と、応力を与える機能も有するエッチングストッパー膜114とが別の工程で形成されるのに対して、本実施形態によれば、1つの工程で作成される。このため、製造工程を効率化できる。
【0049】
図11の工程の結果、応力膜31は、MOSFETのオン電流増加効果に最も寄与する、半導体基板1の表面近傍(トレンチ2の角)を含むトレンチ2の側面上の全面に形成される。
【0050】
次に、図12に示すように、ここまでの工程で得られる構造上の全面に、例えばLPCVD法により、厚さが400nm程度の層間絶縁膜41が堆積される。この際、トレンチ2は、層間絶縁膜41により埋め込まれる。次に、層間絶縁膜41が、例えばCMP法により平坦化される。
【0051】
次に層間絶縁膜41上の全面に、例えばプラズマCVD法により、厚さが200nm程度の層間絶縁膜42が堆積される。
【0052】
次に、図2に示すように、リソグラフィ工程およびRIE等の異方性エッチングによって、層間絶縁膜41、42内に、シリサイド13、22に達するコンタクトホールが形成される。次に、このコンタクトホールの内面上に、例えばスパッタ法により、厚さが5nm程度のバリアメタル52が形成される。次に、コンタクトホールが、例えば熱CVD法により、タングステン等の導電材料により埋め込まれることにより、コンタクトプラグ51が形成される。
【0053】
次に、ここまでの工程で得られる構造上の全面に層間絶縁膜43が形成される。次に、層間絶縁膜43内に、リソグラフィ工程、エッチング、CVD法等により、バリアメタル62および配線層61が形成される。以降、所望により、さらなる層間絶縁膜、ビアプラグ、配線層、パッド等が、公知の方法により形成される。
【0054】
なお、上記の説明では、トレンチ2内の絶縁膜3を積極的に除去する工程を例示している。しかし、これに限られない。具体的には、図13のような構成とすることができる。図13について以下に説明する。
【0055】
図5の工程でトレンチ2が絶縁膜3で埋め込まれた後、あるエッチング工程で除去される膜と絶縁膜3とのエッチングレートの比が十分に大きくないことがある。このようなエッチング工程において、絶縁膜3の上端が若干エッチバックされる。このような条件のエッチング工程が重なることにより、絶縁膜3の上端は、図13に示すように、半導体基板1の表面より低い位置に位置する。この状態で、図11を用いて説明した工程を行うことによって、図13に示すように、トレンチ2内の厚い絶縁膜3の上面上に、応力膜31が形成される。
【0056】
図13の場合も、応力膜31は、MOSFETのオン電流増加効果に最も寄与する、半導体基板1の表面近傍を含むトレンチ2の側面上の全面に形成される。なお、図13において、半導体基板1の表面近傍のトレンチ2の側面上に絶縁膜2が残存している。これは、処理中の半導体装置が処理装置外に出された際等に自然に形成される酸化膜である。
【0057】
本発明の一実施形態に係る半導体装置によれば、エッチングストッパー膜としてゲート電極12上および半導体基板1の表面上に形成される膜が、素子分離領域としてのトレンチ2の内面上まで亘る。このため、応力膜31は、MOSFETのオン電流増加効果に最も寄与する、半導体基板1の表面近傍を含むトレンチ2の側面上の全面に形成される。よって、トレンチ2内の応力膜31によりオン電流増加効果を最大に活用することができる。
【0058】
また、図14乃至図16の工程と異なり、素子分領域のためのトレンチの形成の際に用いられる絶縁膜(例えばシリコン窒化膜)71を除去する時点で、応力膜31は形成されていない。このため、絶縁膜71と応力膜31とが似た材質でできているためにあるエッチング条件によって共に除去されるような場合でも、図14乃至図16の工程では不可避な、シリコン窒化膜102の時点でのシリコン窒化膜104の被覆は必要性ない。よって、応力膜31を素子分離領域としてのトレンチ2の側面上の全面に形成できる。
【0059】
また、トレンチ2内にまで亘る応力膜31は、エッチングストッパー膜を流用することにより実現される。すなわち、エッチングストッパー膜として半導体基板の表面上に配置される膜が、この膜の形成工程において、素子分離領域としてのトレンチ2の内面上にも形成される。このため、別々の工程で形成されていた、半導体基板1の表面上のエッチングストッパーとしての機能をも有する応力膜と、トレンチ2の内面上の応力膜とを、1つの工程で形成できる。このように、元々必要な成膜工程を利用して、効率的に、オン電流増加効果に寄与する部分に応力膜31を形成できる。
【0060】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0061】
【図1】本発明の一実施形態に係る半導体装置の主要部を示す平面図。
【図2】図1の断面図。
【図3】図1の断面図。
【図4】本発明の他の実施形態に係る半導体装置の主要部を示す断面図。
【図5】図2の半導体装置の製造工程の一部を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】本発明の他の実施形態に係る半導体装置の主要部を示す断面図。
【図14】従来の半導体装置の製造工程の一部を示す断面図。
【図15】図14に続く工程を示す図。
【図16】図15に続く工程を示す図。
【符号の説明】
【0062】
1…半導体基板、2…トレンチ、3…絶縁膜、11…ゲート絶縁膜、12…ゲート電極、13…シリサイド、14…絶縁膜、15…スペーサ、21…ソース/ドレイン拡散層、21a…低濃度部分、21b…高濃度部分、22…シリサイド、31…応力膜、41、42、43…層間絶縁膜、51…コンタクトプラグ、52…バリアメタル、61…配線層、62…バリアメタル。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013