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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123527(P2007−123527A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2005−313258(P2005−313258)
出願日 平成17年10月27日(2005.10.27)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 中嶋 一明 / 八木下 淳史
要約 課題
nMOSTrおよびpMOSTrのそれぞれに適した仕事関数を有するシリサイド電極を有するCMOSのような半導体装置の製造方法を提供する。

解決手段
半導体基板のnMOS領域およびpMOS領域にシリコンのような元素からなる電極パターンをゲート絶縁膜を介して形成する工程;電極パターンを含むnMOS領域を絶縁膜パターンでマスキングした後、全面にPd、Ptのような第1金属膜を成膜する工程;熱処理を施して第1金属のシリサイドからなるゲート電極を形成する工程;熱酸化処理を施してゲート電極表面にシリコン酸化膜を形成した後、未反応の第1金属膜を溶解除去する工程;前記電極パターンを含むpMOS領域を絶縁膜パターンでマスキングした後、全面にEr、Yのような第2金属膜を成膜する工程;熱処理を施して前記第2金属膜のシリサイドからなるゲート電極を形成する工程;および未反応の第2金属膜を溶解除去する工程;を含むことを特徴とする。
特許請求の範囲
【請求項1】
半導体基板のnMOS領域およびpMOS領域にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素からなる電極パターンをゲート絶縁膜を介して形成する工程;
前記電極パターンを含むnMOS領域を絶縁膜パターンでマスキングした後、全面にPd、Pt、Rh、Irもしくはその合金からなる第1金属膜を成膜する工程;
熱処理を施して前記第1金属膜をこの第1金属膜と接するpMOS領域の電極パターンと反応させて第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する工程;
熱酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素の酸化膜を形成した後、未反応の第1金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程;
前記電極パターンを含むpMOS領域を絶縁膜パターンでマスキングした後、全面にEr、Y、Gd、Tm、Dy、Ceもしくはその合金からなる第2金属膜を成膜する工程;
熱処理を施して前記第2金属膜をこの第2金属膜と接するnMOS領域の電極パターンと反応させて第2金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する工程;および
未反応の第2金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程;
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記pMOS領域への前記ゲート電極の形成は、前記nMOS領域への前記ゲート電極の形成より先になされることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第1金属を溶解し得る酸溶液は、硝酸と塩酸の混酸溶液あり、前記第2金属を溶解し得る酸溶液は硫酸と過酸化水素の混合液であることを特徴とする請求項1または2記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
MOSFETは、高性能化を実現するためにデバイスの微細化が進められている。しかしながら、0.1μm世代以降のデバイスではゲート絶縁膜のスケーリングに限界がある。これはゲート絶縁膜が薄膜化するに伴ってトンネル電流によるゲートリーク電流の増加が顕在化することに起因する。さらに、この世代ではゲート電極の空乏化が無視できなくなり、ゲート絶縁膜の実効厚さの薄膜化を実現することが困難になる。具体的には、ITRS2003年度版ロードマップに示されるように、物理膜厚が1.0nm未満の領域では従来の多結晶シリコン電極でトランジスタを実現することが困難である。
【0003】
これら問題を回避する方法として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理的な膜厚を稼いでトンネル電流を抑えるためである。後者は、ゲート電極をメタル化することによりゲート電極の空乏化を防ぐためである。最近では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ZrO2やHfO2とのような新材料が学会で取り上げられ、実効酸化膜の薄膜化が競われている。しかしながら、これらの材料は従来のシリコン酸化膜のような信頼性を含めた特性についての検証が十分になされていない。
【0004】
前記メタルゲート電極の検討は、高誘電体膜の開発に比べ遅れているものの、ゲート電極の空乏化が実効酸化膜の厚さに対する割合は0.3nm程度であり、この世代までシリコン系酸化膜の延命化するためにもメタルゲート電極の開発は必須である。
【0005】
特に、特許文献1に開示されているフルシリサイド電極プロセスは従来のCMOSプロセスとの整合性に優れており、開発競争が進んでいる。しかしながら、従来のCMOSを完全に置き換えるためにはnMOSTr及びpMOSTrのそれぞれに適した仕事関数を有するシリサイド電極の形成が必須である。
【特許文献1】特開2004−152995
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、nMOSTrおよびpMOSTrのそれぞれに適した仕事関数を有するシリサイド電極を有するCMOSのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明によると、半導体基板のnMOS領域およびpMOS領域にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素からなる電極パターンをゲート絶縁膜を介して形成する工程;
前記電極パターンを含むnMOS領域を絶縁膜パターンでマスキングした後、全面にPd、Pt、Rh、Irもしくはその合金からなる第1金属膜を成膜する工程;
熱処理を施して前記第1金属膜をこの第1金属膜と接するpMOS領域の電極パターンと反応させて第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する工程;
熱酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素の酸化膜を形成した後、未反応の第1金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程;
前記電極パターンを含むpMOS領域を絶縁膜パターンでマスキングした後、全面にEr、Y、Gd、Tm、Dy、Ceもしくはその合金からなる第2金属膜を成膜する工程;
熱処理を施して前記第2金属膜をこの第2金属膜と接するnMOS領域の電極パターンと反応させて第2金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する工程;および
未反応の第2金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する工程;
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0008】
本発明によれば、nMOSTrおよびpMOSTrのそれぞれに適した仕事関数を有するシリサイド電極を形成することを可能にし、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施形態に係る半導体装置の製造方法を詳細に説明する。
【0010】
(第1工程)
半導体基板のnMOS領域およびpMOS領域にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素からなる電極パターンをゲート絶縁膜を介して形成する。
【0011】
前記電極パターンは、シリコン単独、ゲルマニウム単独またはSi−Ge合金から作られる。
【0012】
前記ゲート絶縁膜としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を挙げることができ、その形成方法は熱酸窒化、CVD法等の任意の方法を採用できる。また、ゲート絶縁膜はシリコン系酸化膜に限らず、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えばHf、Zr、Ti、Ta、Al、Sr、Y、La等の酸化膜もしくはZrSixyなどの前記Hfのような元素とシリコンの複合酸化膜でもよい。さらには、前記酸化膜の積層膜でもよい。
【0013】
(第2工程)
前記電極パターンを含むnMOS領域を絶縁膜パターンでマスキングする。つづいて、全面にPd、Pt、Rh、Irもしくはその合金からなる第1金属膜を成膜する。
【0014】
前記絶縁膜パターンは、例えばシリコン酸化膜等からなる絶縁膜を全面に成膜し、この絶縁膜に写真蝕刻法でレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜を選択的にエッチングすることにより形成される。
【0015】
前記合金としては、例えばPd、Pt、Rh、IrとNiまたはCoとの合金を挙げることができる。
【0016】
(第3工程)
熱処理を施して前記第1金属膜をこの第1金属膜と接するpMOS領域の電極パターンと反応させて第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する。つづいて、酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素の酸化膜を形成する。この後、未反応の第1金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する。この未反応の第1金属膜を前記酸溶液で溶解除去する過程で第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極が露出すると、ゲート電極もその酸溶液で溶解されるが、ゲート電極上に前記酸化膜を形成することによりゲート電極の溶解を防止することができる。
【0017】
前記熱処理は、前記第1金属膜の種類にもよるが、概ね非酸化性雰囲気または真空雰囲気中、250〜450℃の温度で行うことが好ましい。
【0018】
前記酸化処理は、例えば酸素を含む雰囲気(例えば純酸素、酸素と窒素のような不活性ガスとの混合ガス、または水蒸気の雰囲気)にて、300〜600℃の温度で行う熱酸化処理、或いはオゾンプラズマ処理等を採用することができる。
【0019】
前記ゲート電極上に形成する酸化膜は、3nm〜10nmの厚さを有することが好ましい。
【0020】
前記酸溶液としては、例えば硝酸と塩酸の混酸溶液等を用いることができる。この混酸溶液は、硝酸と塩酸を重量比で1:3〜1:1で混合した組成を有することが好ましい。この酸溶液は、30〜120℃に加温して用いることを許容する。
【0021】
(第4工程)
前記電極パターンを含むpMOS領域を絶縁膜パターンでマスキングする。つづいて、全面にEr、Y、Gd、Tm、Dy、Ceもしくはその合金からなる第2金属膜を成膜する。
【0022】
前記絶縁膜パターンは、例えばシリコン酸化膜等からなる絶縁膜を全面に成膜し、この絶縁膜に写真蝕刻法でレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜を選択的にエッチングすることにより形成される。
【0023】
前記合金としては、例えばEr、Y、Gd、Tm、Dy、CeまたはCoとの合金を挙げることができる。
【0024】
(第5工程)
熱処理を施して前記第2金属膜をこの第2金属膜と接するnMOS領域の電極パターンと反応させて第2金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成する。つづいて、未反応の第2金属膜をその金属を溶解し得る酸溶液で選択的に溶解除去する。
【0025】
このような工程により互いに仕事関数の異なるゲート電極をそれぞれ有するpMOS、nMOSを備えた半導体装置を製造する。
【0026】
前記熱処理は、前記第2金属膜の種類にもよるが、概ね非酸化性雰囲気または真空雰囲気中、250〜450℃の温度で行うことが好ましい。
【0027】
前記酸溶液としては、例えば硫酸と過酸化水素水の混酸溶液等を用いることができる。この混酸溶液は、硫酸と過酸化水素水を重量比で1:1〜1:2で混合した組成を有することが好ましい。この酸溶液は、30〜120℃に加温して用いることを許容する。
【0028】
なお、実施形態に係る半導体装置の製造において、pMOS領域へのゲート電極の形成を優先しても、nMOS領域へのゲート電極の形成を優先してもいずれでもよい。ただし、後述するようにpMOS領域への前記ゲート電極の形成を優先し、その後にnMOS領域への前記ゲート電極の形成を行うことが好ましい。このようなゲート電極の形成順序において、前記第2金属膜の成膜後にその第2金属膜の酸化防止のために窒化チタン膜、窒化タンタル膜およびタンタルアルミニウム膜等から選ばれる少なくとも1つのバリアメタル膜を積層することを許容する。
【0029】
以上、実施形態によればpMOS領域にゲート電極を形成するにあたり、電極パターンを含むnMOS領域を絶縁膜パターンでマスキングした後、電極パターンを含むpMOS領域に第1金属膜で成膜し、熱処理を施して前記第1金属膜をこの第1金属膜と接するpMOS領域の電極パターンと反応させて第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成し、酸化処理を施して前記ゲート電極表面にシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素の酸化膜を形成した後、未反応の第1金属膜をその金属を溶解し得る酸溶液で処理することによって、既に形成されたゲート電極が酸溶液で溶解されることなく、未反応の第1金属膜の未を溶解除去できる。
【0030】
すなわち、本発明者らは熱処理を施して前記第1金属膜をこの第1金属膜と接するpMOS領域の電極パターンと反応させて第1金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極(例えばPtシリサイドからなるゲート電極)を形成した後、未反応のPt膜を例えば硝酸と塩酸の混酸溶液で溶解除去すると、Pt膜が除去されると共に、その下のPtシリサイドからなるゲート電極も除去されることがわかった。
【0031】
そこで、本発明者らはPtシリサイドからなるゲート電極を形成した後、酸化処理、例えば熱酸化してPtシリサイドからなるゲート電極表面に硝酸と塩酸の混酸溶液で溶解しないシリコン酸化膜を形成することによって、ゲート電極が前記混酸溶液で溶解されることなく、未反応のPt膜のみを溶解除去できることを究明した。
【0032】
したがって、前記ゲート電極の形成前または形成後、nMOS領域に例えばErのような第2金属とシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極を形成することによって、互いに仕事関数の異なるゲート電極をそれぞれ有するpMOS、nMOSを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置を製造することができる。
【0033】
特に、pMOS領域への前記ゲート電極の形成を優先し、その後にnMOS領域への前記ゲート電極の形成を行うことによって、互いに仕事関数の異なるゲート電極をそれぞれ有するpMOS、nMOSを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現し、かつ高い信頼性を有する半導体装置を製造することができる。
【0034】
すなわち、pMOS領域およびnMOS領域への金属膜の選択的な形成において、nMOS領域を先に選択すると、nMOS領域に例えばErとシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素とからなるゲート電極(例えばErシリサイドからなるゲート電極)を形成した後にpMOS領域での前述した酸化工程およびpMOS領域の未反応のPtの溶解除去工程に曝される。pMOS領域でのこれらの工程時において、先に形成したnMOS領域のErシリサイドからなるゲート電極は絶縁膜パターンで覆われているものの、ゲート電極の長手方向のnMOS領域とpMOS領域がつながる境界で絶縁膜パターンの端部がnMOS領域側にずれてErシリサイドからなるゲート電極が露出する可能性がある。Erシリサイドは、非常に酸化され易いため、pMOS領域での前述した酸化工程でnMOS領域に既に形成されたゲート電極がErとシリコンの酸化物となって機能しなくなる。
【0035】
一方、ゲート電極の長手方向のnMOS領域とpMOS領域がつながる境界でnMOS領域のErシリサイドからなるゲート電極の露出を防止するために、絶縁膜パターンをnMOS領域からpMOS領域の一部に跨るように形成すると、前記境界に位置するpMOS領域のゲート電極が金属膜との反応がなされずシリコンおよびゲルマニウムから選ばれる少なくとも1つの元素(例えばシリコン)のままで残り、前記境界のゲート電極をErシリサイド、Ptシリサイドで接続ができなくなる。
【0036】
このようなことから、例えばシリコンからなる電極パターンを含むpMOS領域を先に第1金属膜(例えばPt膜)で成膜し、熱処理を施してPt膜をこのPt膜と接するpMOS領域の電極パターンと反応させてPtシリサイドからなるゲート電極を形成し、酸化処理を施して前記ゲート電極表面に例えばシリコン酸化膜を形成した後、未反応のPt膜をその金属を溶解し得る酸溶液(例えば硝酸と塩酸の混酸溶液)で選択的に溶解除去し、さらに例えばシリコンからなる電極パターンを含むnMOS領域に第2金属膜(例えばEr膜)で成膜し、熱処理を施してEr膜をこのEr膜と接するnMOS領域の電極パターンと反応させてErシリサイドからなるゲート電極を形成することによって、ゲート電極の長手方向のpMOS領域とnMOS領域とがつながる境界でそれぞれ例えばPtシリサイドおよび例えばErシリサイドが形成され、互いに仕事関数の異なるゲート電極をそれぞれ有するpMOS、nMOSを備え、ゲート電極の空乏化を防止してゲート絶縁膜の実効厚さの薄膜化を実現した半導体装置を製造できる。
【0037】
また、nMOS領域の電極パターンにErを反応させてErシリサイドからなるゲート電極を形成する際、ゲート電極の長手方向のpMOS領域とnMOS領域とがつながる境界で第2絶縁膜パターンの端部がpMOS領域側にずれて既に形成したPtシリサイドからなるゲート電極が露出したとしても、Ptシリサイドが未反応Erを溶解しうる薬液に溶解しないため、Ptシリサイドからなるゲート電極が酸化等の変質を受けるのを防止でき、信頼性の高い半導体装置を製造できる。
【0038】
[実施例]
以下,本発明の実施例を図面を参照して説明する。
【0039】
(実施例1)
図1の(A)〜(F)および図2の(G)は実施例1のCMOSトランジスタの製造工程を示す断面図、図3の(A)〜(F)は図1の(A)〜(F)のゲート電極の長手方向の断面図である。
【0040】
まず、図1の(A)および図3の(A)に示すように単結晶シリコン基板1に素子分離2を形成することにより単結晶シリコン基板1表面を複数のnMOS領域3とpMOS領域4とに分離した。つづいて、nMOS領域3およびpMOS領域4に位置する単結晶シリコン基板1上にゲート絶縁膜となる例えばシリコン酸窒化膜をそれぞれ形成し、全面に多結晶シリコン膜を堆積した。ひきつづき、多結晶シリコン膜をレジストパターンをマスクとした異方性エッチングにより複数の電極パターン5を形成し、これら電極パターン5をマスクとしてシリコン酸窒化膜を選択的にエッチング除去することによりゲート絶縁膜6、7をそれぞれ形成した。さらに、電極パターン5をマスクとしてnMOS領域3に位置する基板1に例えばAs+イオンをイオン注入し、pMOS領域4に位置する基板1に例えばB+イオンをイオン注入し、800℃、5秒間の加熱処理を施すことによって、浅い拡散層を形成した。さらに、シリコン窒化膜およびシリコン酸化膜を順次堆積した後、シリコン酸化膜、シリコン窒化膜をエッチバックして、電極パターン5の側壁部分をシリコン窒化膜8およびシリコン酸化膜9で囲む構造にした。再度、電極パターン5および側壁構造物をマスクとしてnMOS領域3に位置する基板1に例えばP+イオンをイオン注入し、1030℃、5秒間の加熱処理を施すことによって、LDD構造のソース、ドレインのn型拡散層10,11を形成した。また、電極パターン5および側壁構造物をマスクとしてpMOS領域4に位置する基板1に例えばB+イオンをイオン注入し、1030℃、5秒間の加熱処理を施すことによって、LDD構造のソース、ドレインのp型拡散層12,13を形成した。
【0041】
次いで、図1の(B)および図3の(B)に示すように例えば厚さ10nmのシリコン窒化膜からなる第1絶縁膜を成膜した後、pMOS領域に位置する第1絶縁膜部分を選択的にエッチング除去して、nMOS領域をマスキングする第1絶縁膜パターン14を形成した。つづいて、全面に例えば厚さ18nmのPt膜15を堆積し、第1絶縁膜パターン14から露出するpMOS領域に位置する電極パターン5および基板1表面にPt膜15を接触させた。
【0042】
次いで、例えば窒素雰囲気中、350℃、30秒間の加熱処理を行った。このとき、図1の(C)および図3の(C)に示すようにPt膜15とpMOS領域に位置する多結晶シリコンからなる電極パターン5とが反応してpMOS領域にPtシリサイドからなるゲート電極16が形成された。同時に、Pt膜15と露出する単結晶シリコン基板1とが反応してソース、ドレインの拡散層12,13表面にPtシリサイド層17が形成された。つづいて、例えば、酸素雰囲気中、400℃、1時間の熱酸化処理を施すことにより、Ptシリサイドからなるゲート電極16上に例えば厚さ2nm程度のシリコン酸化膜18を形成した。同時に、Ptシリサイド層17上に例えば厚さ2nm程度のシリコン酸化膜(図示せず)が形成された。ひきつづき、図1の(D)および図3の(D)に示すように硝酸と塩酸と水が重量比で1:3:4の割合で混合された混酸溶液で未反応のPt膜15を溶解除去した。このとき、Ptシリサイドからなるゲート電極16およびPtシリサイド層17の上にシリコン酸化膜18が形成されているため、それらPtシリサイドからなるゲート電極16およびPtシリサイド層17の溶解、除去が防止された。
【0043】
次いで、第1絶縁膜パターン14を除去した後、図1の(E)および図3の(E)に示すように例えば厚さ10nmのシリコン酸化膜からなる第2絶縁膜を成膜した後、nMOS領域に位置する第2絶縁膜部分を選択的にエッチング除去して、pMOS領域をマスキングする第2絶縁膜パターン19を形成した。つづいて、全面に例えば厚さ22nmのEr膜20を堆積し、第2絶縁膜パターン19から露出するnMOS領域に位置する電極パターン5および基板1表面にEr膜20を接触させた。
【0044】
次いで、例えば窒素雰囲気中、350℃、30秒間の加熱処理を行った。このとき、図1の(F)および図3の(F)に示すようにEr膜20とnMOS領域に位置する多結晶シリコンからなる電極パターン5とが反応してnMOS領域にErシリサイドからなるゲート電極21が形成された。同時に、Er膜20と露出する単結晶シリコン基板1とが反応してソース、ドレインの拡散層10,11表面にErシリサイド層22が形成された。つづいて、硫酸と過酸化水素水が重量比で1:2の割合で混合された混酸溶液で未反応のEr膜20を溶解除去した。このとき、pMOS領域に位置するPtシリサイドからなるゲート電極16およびPtシリサイド層17は、前記硫酸と過酸化水素水の混酸溶液に溶解しないため、悪影響を受けない。
【0045】
次いで、図2の(G)に示すように第2絶縁膜パターン19を残存させて状態で全面にSiO2からなる第1層間絶縁膜23を堆積し、この第1層間絶縁膜23の前記n型拡散層10,11表面のErシリサイド層22、ゲート電極21、p型拡散層12,13表面のPtシリサイド層17およびゲート電極16に対応する箇所にビアホールを形成し、これらビアホール内部に例えばTi/TiNのバリア膜を介してW膜を埋め込み、CMP法により平坦化することにより、バリア膜24を介してWからなるビアフィル25をそれぞれ埋め込んだ。つづいて、全面にSiO2からなる第2層間絶縁膜26を堆積し、この第2層間絶縁膜26の前記ビアフィル25に対応する箇所に溝を形成し、これら溝内部にTaNのバリア膜を介してCu膜を埋め込んでCMP法によって平坦化することにより、ビアフィル25とバリア膜27を通して電気的に接続されるCu配線28を形成してCMOSトランジスタを製造した。
【0046】
以上、実施例1によればpMOS領域4に位置する電極パターン5のシリサイド形成をnMOS領域3に位置する電極パターン5のシリサイド形成よりも先に行うことによって、nMOS領域3に位置するシリサイドのゲート電極21の酸化等不具合を起こすことなく、nMOS領域、pMOS領域ともに金属シリサイドのゲート電極21,16を良好に形成できるため、nMOSTrおよびpMOSTrのそれぞれに適した仕事関数を有するシリサイドのゲート電極16,21を有するCMOSトランジスタを製造することが可能になる。
【0047】
(実施例2)
図4の(A)〜(D)および図5の(E)〜(H)は実施例2のCMOSトランジスタの製造工程を示す断面図である。
【0048】
まず、図4の(A)に示すように単結晶シリコン基板31に素子分離32を形成することにより単結晶シリコン基板31表面を複数のnMOS領域33とpMOS領域34とに分離した。つづいて、nMOS領域33およびpMOS領域34に位置する単結晶シリコン基板31上にゲート絶縁膜となる例えばシリコン酸窒化膜をそれぞれ形成し、全面に多結晶シリコン膜およびシリコン酸化膜を順次堆積した。ひきつづき、シリコン酸化膜をレジストパターンをマスクとした異方性エッチングして複数のシリコン酸化膜パターン35を形成した。これらシリコン酸化膜パターン35をマスクとしてその下の多結晶シリコン膜を異方性エッチングして複数の電極パターン36を形成し、ひきつづいてシリコン酸窒化膜を選択的にエッチング除去することによりゲート絶縁膜37、38をそれぞれ形成した。さらに、シリコン酸化膜パターン35をマスクとしてnMOS領域33に位置する基板31に例えばAs+イオンをイオン注入し、pMOS領域34に位置する基板31に例えばB+イオンをイオン注入し、800℃、5秒間の加熱処理を施すことによって、浅い拡散層を形成した。ひきつづいて、シリコン窒化膜およびシリコン酸化膜を順次堆積した後、シリコン酸化膜、シリコン窒化膜をエッチバックして、シリコン酸化膜パターン35および電極パターン36の側壁部分をシリコン窒化膜39およびシリコン酸化膜40で囲む構造にした。再度、シリコン酸化膜パターン35および側壁構造物をマスクとしてnMOS領域33に位置する基板31に例えばP+イオンをイオン注入し、1030℃、5秒間の加熱処理を施すことによって、LDD構造のソース、ドレインのn型拡散層41,42を形成した。また、シリコン酸化膜パターン35および側壁構造物をマスクとしてpMOS領域34に位置する基板31に例えばB+イオンをイオン注入し、1030℃、5秒間の加熱処理を施すことによって、LDD構造のソース、ドレインのp型拡散層43,44を形成した。この後、全面に例えば厚さ10nmのNi膜を堆積し、例えば窒素雰囲気中、350℃、30秒間の加熱処理を行って露出する単結晶シリコン基板31と反応させてn型拡散層41,42およびp型拡散層43,44の表面にNiシリサイド層45を形成した。その後、未反応のNi膜を硫酸と過酸化水素水が重量比で1:1の割合で混合された混酸溶液で溶解除去した。
【0049】
次いで、図4の(B)に示すように全面に例えば厚さ20nmのシリコン窒化膜46およびSiO2からなる第1層間絶縁膜層間膜47を堆積した後、第1層間絶縁膜層間膜47、シリコン窒化膜46およびシリコン酸化膜パターン35等を化学的機械的研磨(CMP)処理して前記電極パターン36の表面が露出するまで平坦化した。
【0050】
次いで、図4の(C)に示すように例えば厚さ10nmのシリコン酸化膜からなる第1絶縁膜を成膜した後、pMOS領域に位置する第1絶縁膜部分を選択的にエッチング除去して、nMOS領域をマスキングする第1絶縁膜パターン48を形成した。つづいて、全面に例えば厚さ17nmのPd膜49を堆積し、第1絶縁膜パターン48から露出するpMOS領域に位置する電極パターン36表面にPd膜49を接触させた。
【0051】
次いで、例えば窒素雰囲気中、350℃、30秒間の加熱処理を行った。このとき、図4の(D)に示すようにPd膜49とpMOS領域に位置する多結晶シリコンからなる電極パターン36とが反応してpMOS領域にPdシリサイドからなるゲート電極50が形成された。つづいて、例えばオゾンプラズマ中で200℃、1分間程度の酸化処理を行うことによりPdシリサイドからなるゲート電極50上に例えば厚さ2nm程度のシリコン酸化膜51を形成した。ひきつづき、図5の(E)に示すように硝酸と塩酸が重量比で1:3の割合で混合された混酸溶液で未反応のPd膜49を溶解除去した。このとき、Pdシリサイドからなるゲート電極50上にシリコン酸化膜51が形成されているため、Pdシリサイドからなるゲート電極50の溶解、除去が防止された。
【0052】
次いで、第1絶縁膜パターン48を除去した後、図5の(F)に示すように例えば厚さ10nmのシリコン窒化膜からなる第2絶縁膜を成膜した後、nMOS領域に位置する第2絶縁膜部分を選択的にエッチング除去して、pMOS領域をマスキングする第2絶縁膜パターン52を形成した。つづいて、全面に例えば厚さ24nmのY膜53を堆積し、第2絶縁膜パターン52から露出するnMOS領域に位置する電極パターン36表面にY膜53を接触させた。
【0053】
次いで、例えば窒素雰囲気中、350℃、30秒間の加熱処理を行った。このとき、図5の(G)に示すようにY膜53とnMOS領域に位置する多結晶シリコンからなる電極パターン36とが反応してnMOS領域にYシリサイドからなるゲート電極54が形成された。つづいて、硫酸と過酸化水素水が重量比で1:1の割合で混合された混酸溶液で未反応のY膜53を溶解除去した。このとき、pMOS領域に位置するPdシリサイドからなるゲート電極50は、前記硫酸と過酸化水素水の混酸溶液に溶解しないため、悪影響を受けなかった。この後、第2絶縁膜パターン52を除去した。
【0054】
次いで、図5の(H)に示すように全面にSiO2からなる第2層間絶縁膜55を堆積し、この第2層間絶縁膜55および前記第1層間絶縁膜47の前記n型拡散層41,42およびp型拡散層43,44の表面にNiシリサイド層45に対応する箇所、および第2層間絶縁膜55のゲート電極50,54に対応する箇所にそれぞれビアホールを形成し、これらビアホール内部に例えばTi/TiNのバリア膜を介してW膜を埋め込み、CMP法により平坦化することにより、バリア膜56を介してWからなるビアフィル57をそれぞれ埋め込んだ。つづいて、全面にSiO2からなる第3層間絶縁膜58を堆積し、この第3層間絶縁膜58の前記ビアフィル57に対応する箇所に溝を形成し、これら溝内部にTaNのバリア膜を介してCu膜を埋め込んでCMP法によって平坦化することにより、ビアフィル57とバリア膜59を通して電気的に接続されるCu配線60を形成してCMOSトランジスタを製造した。
【0055】
以上、実施例2によればpMOS領域34に位置する電極パターン36のシリサイド形成をnMOS領域33に位置する電極パターン36のシリサイド形成よりも先に行うことによって、nMOS領域33に位置するシリサイドのゲート電極54の酸化等の不具合を起こすことなく、nMOS領域、pMOS領域ともに金属シリサイドのゲート電極54,50を良好に形成できるため、nMOSTrおよびpMOSTrのそれぞれに適した仕事関数を有するシリサイドのゲート電極50,54を有するCMOSトランジスタを製造することが可能になる。
【図面の簡単な説明】
【0056】
【図1】本発明の実施例1におけるCMOSトランジスタの製造工程を示す断面図。
【図2】本発明の実施例1におけるCMOSトランジスタの製造工程を示す断面図。
【図3】図1のCMOSトランジスタ製造の各工程でのゲート電極の長手方向に沿う断面図。
【図4】本発明の実施例2におけるCMOSトランジスタの製造工程を示す断面図。
【図5】本発明の実施例2におけるCMOSトランジスタの製造工程を示す断面図。
【符号の説明】
【0057】
1,31…単結晶シリコン基板、2,32…素子分離、3,33…nMOS領域、4、34…pMOS領域、5,36…電極パターン、6,7,37,38…ゲート絶縁膜、10,11,12,13,41,42,43,44…拡散層、14,48…第1絶縁膜パターン、15…Pt膜、16…Ptシリサイドからなるゲート電極、18,51…シリコン酸化膜、19,52…第2絶縁膜パターン、20…Er膜、21…Erシリサイドからなるゲート電極、25,57…ビアフィル、28,60…Cu配線、49…Pd膜、50…Pdシリサイドからなるゲート電極、53…Y膜、54…Yシリサイドからなるゲート電極。




 

 


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