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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123526(P2007−123526A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2005−313257(P2005−313257)
出願日 平成17年10月27日(2005.10.27)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 磯辺 和亜樹 / 長利 完司
要約 課題
トランジスタのゲート電極の寄生抵抗を低減できる半導体装置を提供する。

解決手段
半導体装置は、半導体基板1上に第1のゲート絶縁膜3、第1のゲート電極4、第2のゲート絶縁膜5及び第2のゲート電極8が順次積層された積層ゲート構造を有するセルトランジスタCTと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタSTと、前記セルトランジスタと前記選択トランジスタとで構成されるメモリセルの周辺回路を構成し、ゲート電極が1層構造の周辺トランジスタPTとを備えている。前記選択トランジスタにおける素子分離絶縁膜2上に位置する前記第2のゲート電極8と前記第2のゲート絶縁膜5に前記第1のゲート電極4に達する深さの貫通孔21を形成し、貫通孔内に埋め込んだコンタクトプラグ13により、第2のゲート電極と第1のゲート電極とを電気的に接続している。
特許請求の範囲
【請求項1】
半導体基板上に第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、
前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、
前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第2のゲート電極と前記第2のゲート絶縁膜に形成され、前記第1のゲート電極に達する深さの貫通孔と、
前記貫通孔内に埋め込まれ、前記第2のゲート電極と前記第1のゲート電極とを電気的に接続するコンタクトプラグと、
前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が1層構造の周辺トランジスタと
を具備することを特徴とする半導体装置。
【請求項2】
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタ上に形成される層間絶縁膜を更に具備し、
前記コンタクトプラグは、前記層間絶縁膜の前記貫通孔に対応する位置に形成された開口内に埋め込み形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板上に第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、
前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、
前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第2のゲート電極と前記第2のゲート絶縁膜に形成され、前記第1のゲート電極に達する深さの貫通孔と、
前記第2のゲート電極の上面から前記貫通孔の側壁及び前記貫通孔の底部に位置する前記第1のゲート電極上に亙って形成され、前記第2のゲート電極と前記第1のゲート電極とを電気的に接続するシリサイド層と、
前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が1層構造の周辺トランジスタと
を具備することを特徴とする半導体装置。
【請求項4】
半導体基板におけるメモリセル部の主表面上に第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第3の絶縁膜と第3の導電層を積層する工程と、
前記周辺トランジスタ領域をマスクして前記第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層をパターニングし、セルトランジスタと選択トランジスタの第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極を形成する工程と、
前記周辺トランジスタの前記第3の導電層と前記第3の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第2のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成した領域の前記第2のゲート絶縁膜を同時にエッチングする工程と、
前記貫通孔内にコンタクトプラグを形成する工程と、
スパッタ法により全面に金属層を形成する工程と、
アニールを行って、前記ゲート電極及び半導体基板の露出面の前記金属層を選択的にシリサイド化する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板におけるメモリセル部の主表面上に第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第3の絶縁膜と第3の導電層を積層する工程と、
前記周辺トランジスタ領域をマスクして前記第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層をパターニングし、セルトランジスタと選択トランジスタの第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極を形成する工程と、
前記周辺トランジスタの前記第3の導電層と前記第3の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第2のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、
前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成した領域の前記第2のゲート絶縁膜を同時にエッチングする工程と、
前記選択トランジスタにおける前記貫通孔内のサイドウォールスペーサ、前記第2のゲート絶縁膜を除去する工程と、
スパッタ法により全面に金属層を形成する工程と、
アニールを行って、前記ゲート電極及び前記半導体基板の露出面の前記金属層を選択的にシリサイド化する工程と
を具備することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、例えばメモリセルがセルトランジスタと選択トランジスタとから構成されるフラッシュEEPROMを代表とする不揮発性メモリや、この不揮発性メモリとロジック回路を1チップ中に集積化した不揮発性メモリ混載ロジック集積回路などの半導体装置及びその製造方法に関する。
【背景技術】
【0002】
メモリセルがセルトランジスタと選択トランジスタから構成されるフラッシュEEPROMについては、例えば特許文献1や特許文献2に記載されている。上記特許文献1の図47(a),(b)には、セルトランジスタ(メモリセルアレイ領域)と選択トランジスタ(選択ゲート領域)のゲート電極を2層のポリシリコン層で形成した構成が開示されている。すなわち、セルトランジスタと選択トランジスタは、半導体基板上に第1のゲート絶縁膜、第1のポリシリコン層、第2のゲート絶縁膜及び第2のポリシリコン層が順次積層された積層ゲート構造になっている。上記セルトランジスタにおける第1のポリシリコン層は浮遊ゲート電極として働き、第2のポリシリコン層は制御ゲート電極として働く。上記選択トランジスタの第2のポリシリコン層と第2のゲート絶縁膜には貫通孔が形成され、第2のポリシリコン層の上層に形成されたアルミ(Al)配線などが上記貫通孔を介して第1のポリシリコン層に接続される。そして、上記セルトランジスタを動作(読み出し、書き込み及び消去)させる際に、選択トランジスタのゲート電極(第1のポリシリコン層)に上記Al配線を介して選択信号を与えてオンさせ、動作対象のセルトランジスタを選択するようになっている。
【0003】
しかしながら、上記のような構成では、選択トランジスタのゲート電極に接続されるAl配線は、ソース線やビット線として働くAl配線との間隔を確保する必要がある。この為、メモリセルの縮小化を制限してしまい、コストの増加を招く要因となる。
【0004】
また、上記特許文献1の図3及び特許文献2の図2には、セルトランジスタと選択トランジスタのゲート電極を2層のポリシリコン層で形成し、選択トランジスタの第2のゲート絶縁膜に開口を形成して第1のポリシリコン層と第2のポリシリコン層とのコンタクトを取り、電気的に接続する構成が開示されている。上記セルトランジスタと選択トランジスタのゲート電極は同一の製造工程で形成する為、上記コンタクトの形成に際しては2層目(第2)のポリシリコン層を形成した後、この2層目のポリシリコン層上に塗布したフォトレジストにおける選択トランジスタのゲート電極上にリソグラフィにてコンタクトホールのパターンを転写し、RIE法により第2のポリシリコン層及び第2のゲート絶縁膜を順次エッチングして第1のポリシリコン層の表面を露出させる。その後、上記第2のポリシリコン層上及びコンタクトホール内の露出された第1のポリシリコン上に、CVD法によりポリシリコンを堆積して埋め込むことにより、第1のポリシリコン層と第2のポリシリコン層を電気的に接続するコンタクト部を形成する。
【0005】
このような構成並びに製造方法では、ポリシリコン層を裏打ちする為のコンタクトやAl配線が不要であり、ソース線やビット線等のレイアウトの自由度を高くしてメモリセルの縮小化を図れる。
【0006】
しかし、上記のように別の(第3層目の)ポリシリコンを堆積して2層目のポリシリコン層と1層目のポリシリコン層のコンタクト部を形成すると、ポリシリコン層間のコンタクト抵抗が高くなり(例えば400Ω程度)、選択トランジスタにおけるゲート電極の寄生抵抗が増大する。しかも、第2のゲート絶縁膜に開口を形成する為のリソグラフィ工程や、3層目のポリシリコンを積み増しする工程が必要となり、上述した先行技術とは別の要因からコストの増加を招くことになる。
【特許文献1】特開2002−176114
【特許文献2】特開2001−015617
【発明の開示】
【発明が解決しようとする課題】
【0007】
従って、本発明は、トランジスタのゲート電極の寄生抵抗を低減できる半導体装置を提供する。
【0008】
また、Al配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一態様によると、半導体基板上に第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第2のゲート電極と前記第2のゲート絶縁膜に形成され、前記第1のゲート電極に達する深さの貫通孔と、前記貫通孔内に埋め込まれ、前記第2のゲート電極と前記第1のゲート電極とを電気的に接続するコンタクトプラグと、前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が1層構造の周辺トランジスタとを具備する半導体装置が提供される。
【0010】
本発明の他の一態様によると、半導体基板上に第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極が順次積層された積層ゲート構造を有するセルトランジスタと、前記セルトランジスタと等しい積層ゲート構造を有し、前記セルトランジスタを選択する選択トランジスタと、前記選択トランジスタにおける素子分離絶縁膜上に位置する前記第2のゲート電極と前記第2のゲート絶縁膜に形成され、前記第1のゲート電極に達する深さの貫通孔と、前記第2のゲート電極の上面から前記貫通孔の側壁及び前記貫通孔の底部に位置する前記第1のゲート電極上に亙って形成され、前記第2のゲート電極と前記第1のゲート電極とを電気的に接続するシリサイド層と、前記セルトランジスタと前記選択トランジスタを含むメモリセルの周辺回路を構成し、ゲート電極が1層構造の周辺トランジスタとを具備する半導体装置が提供される。
【0011】
本発明の更に他の一態様によると、半導体基板におけるメモリセル部の主表面上に第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第3の絶縁膜と第3の導電層を積層する工程と、前記周辺トランジスタ領域をマスクして前記第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層をパターニングし、セルトランジスタと選択トランジスタの第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極を形成する工程と、前記周辺トランジスタの前記第3の導電層と前記第3の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第2のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成する工程と、前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成した領域の前記第2のゲート絶縁膜を同時にエッチングする工程と、前記貫通孔内にコンタクトプラグを形成する工程と、スパッタ法により全面に金属層を形成する工程と、アニールを行って、前記ゲート電極及び半導体基板の露出面の前記金属層を選択的にシリサイド化する工程とを具備する半導体装置の製造方法が提供される。
【0012】
本発明の別の一態様によると、半導体基板におけるメモリセル部の主表面上に第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層を順次積層し、前記半導体基板における周辺トランジスタ領域の主表面上に第3の絶縁膜と第3の導電層を積層する工程と、前記周辺トランジスタ領域をマスクして前記第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層をパターニングし、セルトランジスタと選択トランジスタの第1のゲート絶縁膜、第1のゲート電極、第2のゲート絶縁膜及び第2のゲート電極を形成する工程と、前記周辺トランジスタの前記第3の導電層と前記第3の絶縁膜、及び前記選択トランジスタにおける素子分離絶縁膜上に位置する領域の前記第2のゲート電極を同時にエッチングし、前記周辺トランジスタのゲート電極及びゲート絶縁膜を形成するとともに、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成する工程と、前記半導体基板の主表面領域中に不純物を導入し、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのソース領域及びドレイン領域を形成する工程と、前記セルトランジスタ、前記選択トランジスタ及び前記周辺トランジスタのゲート電極の側面にそれぞれサイドウォールスペーサを形成し、同時に、前記選択トランジスタに前記第1のゲート電極に達する深さの貫通孔を形成した領域の前記第2のゲート絶縁膜を同時にエッチングする工程と、前記選択トランジスタにおける前記貫通孔内のサイドウォールスペーサ、前記第2のゲート絶縁膜を除去する工程と、スパッタ法により全面に金属層を形成する工程と、アニールを行って、前記ゲート電極及び前記半導体基板の露出面の前記金属層を選択的にシリサイド化する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【0013】
本発明によれば、トランジスタのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【0014】
また、Al配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施形態について図面を参照して説明する。
[第1の実施形態]
本発明の第1の実施形態に係る半導体装置について、セルトランジスタと選択トランジスタから構成されるメモリセルを備えたフラッシュEEPROMを例にとって図1(a),(b)及び図2(a),(b)により説明する。図1(a)はメモリセル部のパターン平面図、図1(b)は周辺トランジスタの断面図である。図2(a)は図1(a)のA−A’線に沿った断面図、図2(b)図は図1(a)のB−B’線に沿った断面図である。
【0016】
メモリセル部には、セルトランジスタCTと選択トランジスタSTとが形成されている。上記セルトランジスタCTと選択トランジスタSTは、シリコン基板(半導体基板)1の主表面に形成された素子分離絶縁膜(例えばシリコン酸化膜)2で区画された素子領域中に形成される。上記セルトランジスタCTと選択トランジスタSTは、ゲート電極が2層構造、いわゆる積層ゲート構造になっている。上記セルトランジスタCTにおける下層(1層目)のゲート電極4は浮遊ゲート電極であり、上層(2層目)のゲート電極8は制御ゲート電極である。上記浮遊ゲート電極4と制御ゲート電極8はそれぞれ、例えばポリシリコン層で形成されている。上記浮遊ゲート電極4は、シリコン基板1の主表面上に形成されたシリコン酸化膜等からなる第1のゲート絶縁膜3上に形成される。上記浮遊ゲート電極4と制御ゲート電極8間には、第2のゲート絶縁膜として働くONO膜5が介在されている。このONO膜5は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された絶縁膜である。
【0017】
上記セルトランジスタCTの制御ゲート電極8上、上記選択トランジスタSTの上層のゲート電極8上、及び周辺トランジスタPTのゲート電極8上にはそれぞれ、シリサイド層11が形成されている。また、上記各積層ゲート構造の側壁には、シリコン窒化膜等からなるサイドウォールスペーサ18が形成されている。更に、上記セルトランジスタCT、選択トランジスタST及び周辺トランジスタPTのソース領域またはドレイン領域19上にはそれぞれ、上記ゲート電極8上と同様にシリサイド層11が形成されている。
【0018】
図2(b)に示すように、上記選択トランジスタSTにおける素子分離絶縁膜2上に位置する領域のシリサイド層11、上層のゲート電極8及びONO膜5には、下層のゲート電極4の表面に達する貫通孔21が形成されている。この貫通孔21内の側壁にもサイドウォールスペーサ18が形成されている。
【0019】
上記セルトランジスタCTと選択トランジスタSTの積層ゲート上、及び周辺トランジスタPTのゲート上は、BPSG(Boron doped Phospho-Silicate Glass)膜またはPSG(Phospho-Silicate Glass)膜等からなる第1の層間絶縁膜12で被覆されている。この層間絶縁膜12における上記貫通孔21に対応する位置には、スルーホール(開口)22が形成されており、このスルーホール22内にタングステン(W)等からなるコンタクトプラグ13が埋め込まれる。このコンタクトプラグ13によって下層のゲート電極(ポリシリコン層)4と上層のゲート電極(ポリシリコン層)8の表面に形成されたシリサイド層11とが電気的に接続される。
【0020】
また、上記セルトランジスタCTのソース領域19(またはドレイン領域)上、及び上記選択トランジスタSTのドレイン領域19(またはソース領域)上にはそれぞれ、コンタクトホールが形成される。これらコンタクトホールにはそれぞれコンタクトプラグ13が埋め込まれている。上記各トランジスタのドレイン領域またはソース領域19は、このコンタクトプラグ13を介して層間絶縁膜12上のAl配線(配線層)14に接続される。
【0021】
上記層間絶縁膜12上及びAl配線14上には、シリコン酸化膜等からなる第2の層間絶縁膜15が形成されている。この層間絶縁膜15上にはソース線(またはビット線)として働くAl配線(配線層)17が形成されている。このAl配線17は、上記層間絶縁膜15に形成されたヴィアホール中のコンタクトプラグ16を介してAl配線14に接続される。これによって、セルトランジスタCTのソース領域は、シリサイド層11、コンタクトプラグ13、Al配線14及びコンタクトプラグ16をそれぞれ介してソース線(またはビット線)に電気的に接続される。選択トランジスタSTのドレイン領域は、シリサイド層11、コンタクトプラグ13及びAl配線14をそれぞれ介してビット線(またはソース線)に電気的に接続される。
【0022】
一方、周辺トランジスタPTのゲート電極は1層構造である。この周辺トランジスタPTのゲート電極8は、例えば上記制御ゲート電極と同じ第2層目のポリシリコン層で形成されている。上記ゲート電極8は、シリコン基板1の主表面上に形成されたシリコン酸化膜等からなるゲート絶縁膜7上に形成される。上記ゲート電極8上には、シリサイド層11が形成されている。このゲート構造の側壁にも、サイドウォールスペーサ18が形成されている。
【0023】
上述したように、周辺トランジスタPTのゲート構造上は第1の層間絶縁膜12で被覆され、この層間絶縁膜12におけるソース領域及びドレイン領域に対応する位置に形成されたコンタクトホールにもコンタクトプラグ13が埋め込まれている。上記周辺トランジスタPTのソース領域及びドレイン領域19は、このコンタクトプラグ13によって層間絶縁膜12上のAl配線14に接続される。上記層間絶縁膜12上及びAl配線14上には、上記第2の層間絶縁膜15が形成されている。
【0024】
上記のような構成によれば、選択トランジスタSTの第1層目のポリシリコン層4と第2層目のポリシリコン層8をコンタクトプラグ13で接続するのでAl配線は不要であり、メモリセルの縮小化を図ってコストを低減できる。
【0025】
また、ポリシリコン層同士のコンタクトは存在せず、コンタクトプラグ13とポリシリコン層4とのコンタクト抵抗が100Ω程度、コンタクトプラグ13とポリシリコン層8とのコンタクト抵抗が10Ω程度、コンタクトプラグ13自体の抵抗は数Ω程度であるので、抵抗値の和は110〜120Ω程度である。よって、ポリシリコン層同士を直接コンタクトする場合に比べて1/2〜1/4に抵抗値を下げることができる。
【0026】
従って、本発明の第1の実施形態の構成によれば、選択トランジスタSTにおけるゲート電極の寄生抵抗を低減できる。
【0027】
次に、上記図1(a),(b)及び図2(a),(b)に示したフラッシュEEPROMの製造方法について、図3(a),(b)乃至図22(a),(b)により説明する。図3(a)、図5(a)、図7(a)、図9(a)、図11(a)、図13(a)、図15(a)、図17(a)、図19(a)及び図21(a)はそれぞれフラッシュEEPROMの製造工程を順次示しており、メモリセル部のパターン平面図である。これらの製造工程は図1(a)に対応している。図3(b)、図5(b)、図7(b)、図9(b)、図11(b)、図13(b)、図15(b)、図17(b)、図19(b)及び図21(b)はそれぞれ周辺トランジスタ領域の製造工程を順次示す断面図であり図1(b)に対応している。また、図4(a)、図6(a)、図8(a)、図10(a)、図12(a)、図14(a)、図16(a)、図18(a)、図20(a)及び図22(a)はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図3(a)、図5(a)、図7(a)、図9(a)、図11(a)、図13(a)、図15(a)、図17(a)、図19(a)及び図21(a)のA−A’線に沿った断面図であり図2(a)に対応している。更に、図4(b)、図6(b)、図8(b)、図10(b)、図12(b)、図14(b)、図16(b)、図18(b)、図20(b)及び図22(b)はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図3(a)、図5(a)、図7(a)、図9(a)、図11(a)、図13(a)、図15(a)、図17(a)、図19(a)及び図21(a)のB−B’線に沿った断面図であり図2(b)に対応している。
【0028】
まず、図3(a)及び図4(a)に示すように、シリコン基板1の主表面上に素子分離絶縁膜2を選択的に形成する。この素子分離絶縁膜2で電気的に分離された素子領域に、各トランジスタが所望の閾値電圧になるように、不純物のイオン注入を行う(チャネルイオン注入)。その後、図3(b)及び図4(b)に示すように、熱酸化により素子領域の基板1の主表面にシリコン酸化膜(第1のゲート絶縁膜)3を形成し、このシリコン酸化膜3上にCVD(Chemical Vapor Deposition)法によりポリシリコン層4を形成する。上記ポリシリコン層4は素子分離絶縁膜2上にも形成される。この時、ポリシリコン層4中にリン(P)等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω/□に下げて寄生抵抗を低減する。
【0029】
次に、セルトランジスタCTの第1のゲート電極(浮遊ゲート電極)を、それぞれのセルで分離する為に、リソグラフィを行ってフォトレジスト(図示せず)にパターンを転写後、RIE(Reactive Ion Etching)法による異方性エッチングを行う。これによって、図5(a)に示すように、ポリシリコン層4を分離する為のホールもしくはスリット状の開口20がポリシリコン層4に転写される。その後、上記フォトレジストを除去する。
【0030】
次に、図5(a),(b)及び図6(a),(b)に示すように、上記ポリシリコン層4上に、例えばCVD法によりシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次堆積し、積層構造の絶縁膜(ONO膜)5を形成する。このONO膜5は、ポリシリコン層間の絶縁膜、いわゆるインターポリ絶縁膜として働く。引き続き、周辺トランジスタ領域(ゲート電極が1層構造の領域)に形成されたシリコン酸化膜3、ポリシリコン層4及びONO膜5を除去する選択エッチングの為にフォトレジスト6を塗布し、リソグラフィによりパターンを転写する。メモリセル部上はフォトレジスト6で被覆され、周辺トランジスタ領域のONO膜5は露出されることになる。
【0031】
次に、図7(a),(b)及び図8(a),(b)に示すように、上記フォトレジスト6をマスクにして、上記周辺トランジスタ領域のONO膜5をRIE法にて除去し、ポリシリコン層4をCDE(Chemical Dry Etching)法による等方性エッチングで除去し、更にシリコン酸化膜3をNHF等によるウェットエッチングにて除去する。これによって、周辺トランジスタ領域のシリコン基板1の主表面が露出される。その後、フォトレジスト6を除去すると、図9(a),(b)及び図10(a),(b)に示すような構造が得られる。
【0032】
その後、図11(a),(b)及び図12(a),(b)に示すように、周辺トランジスタ領域のシリコン基板1の主表面上にシリコン酸化膜(第3のゲート絶縁膜)7を形成し、このシリコン酸化膜7上及び上記ONO膜5上にCVD法によりポリシリコン層8を形成する。
【0033】
ここまでの製造工程で、2層ポリシリコン層構造の領域(メモリセル部)と1層ポリシリコン層の領域(周辺トランジスタ領域)をシリコン基板1上に形成することができる。
【0034】
次に、図13(a),(b)及び図14(a),(b)に示すように、2層ポリシリコン構造のセルトランジスタCTと選択トランジスタSTのゲート電極のパターンをリソグラフィにてフォトレジスト9に転写する。この際、1層ポリシリコン層構造の周辺トランジスタ領域は、全面をフォトレジスト9でマスクする。
【0035】
続いて、図15(a),(b)及び図16(a),(b)に示すように、上記フォトレジスト9をマスクに用いて、RIE法によりポリシリコン層8、ONO膜5、ポリシリコン層4及びゲート絶縁膜3を順次異方性エッチングし、セルトランジスタCTと選択トランジスタSTのゲート電極を形成する。
【0036】
その後、図17(a),(b)及び図18(a),(b)に示すように、1層ポリシリコン層構造の周辺トランジスタ領域のゲート電極のパターンをリソグラフィにてフォトレジスト10に転写する。この際、2層ポリシリコン層構造の領域はフォトレジスト10でマスクするが、選択トランジスタの1層目のゲート電極4に対する電極取り出し用のコンタクト部を形成する為に、このフォトレジスト10におけるコンタクト部の形成予定領域が図17(a)及び図18(a)に示すように開口されている。
【0037】
続いて、上記フォトレジスト10をマスクにしてポリシリコン層8の異方性エッチングを行い、周辺トランジスタ領域のゲート電極をパターニングし、同時に選択トランジスタの1層目のゲート電極4に対する電極取り出し用のコンタクト部を形成する為の貫通孔21を形成する(図19(a),(b)及び図20(a),(b)参照)。
【0038】
次に、上記フォトレジスト10を除去し、図21(a),(b)及び図22(a),(b)に示すように、メモリセル部及び周辺トランジスタ領域の各トランジスタのソース領域またはドレイン領域19を形成する為に、シリコン基板1の主表面領域中に不純物を選択的に導入して拡散層を形成する。その後、例えば、CVD法によりシリコン窒化膜等を形成し、RIE法等の異方性エッチングを行ってエッチバックすることで、各ゲート電極構造の側面にサイドウォールスペーサ18を形成し、同時に、上記選択トランジスタの貫通孔21内のONO膜5を同時にRIE法等の異方性エッチングを行って除去し、ゲート電極4に対する取り出し用のコンタクト部を形成する。
【0039】
その後、スパッタリング法でシリコン基板1上に金属膜(例えばCo)を形成する。そして、シリコン基板1をアニールすることにより、シリコンと金属膜が接している箇所でシリサイド反応を起こす。通常、この段階で形成されたシリサイド層を残し、エッチングで未反応の金属膜を除去する。これによって、セルトランジスタCTの制御ゲート電極8上とソース領域またはドレイン領域19上、選択トランジスタSTのゲート電極の露出表面とドレイン領域またはソース領域19上、周辺トランジスタPTのゲート電極上とソース領域及びドレイン領域19上にそれぞれシリサイド層11を形成する。その後、2回目のアニールを行うことにより、シリサイド層11を低抵抗化(5〜20Ω/□)する。
【0040】
そして、上記のようにして形成したゲート電極構造の全面上を、BPSG膜またはPSG膜等の層間絶縁膜12で被覆する。続いて、電極取り出し用のコンタクト部のパターンをフォトリソグラフによりフォトレジストに転写し、RIE法により異方性エッチングを行った後、上記フォトレジストを剥離する。
【0041】
次に、図1(a),(b)及び図2(a),(b)に示したように、層間絶縁膜12にコンタクトホールと例えば楕円状のスルーホール(開口)22を開口した後、CVD法にてタングステン(W)を堆積する。そして、CMPを行って層間絶縁膜12上の余分なタングステン(W)を除去することによりコンタクトプラグ13を形成する。この際、選択トランジスタSTの第1層目のポリシリコン層4上のスルーホール22は、シリサイド層11上を覆うように形成しているので、図1(a)に示したように上記コンタクトプラグ13を用いて第1層目のポリシリコン層4と第2層目のポリシリコン層8(シリサイド層11)を電気的に接続できる。
【0042】
次に、スパッタリング法にて全面にAlを蒸着し、リソグラフにより配線パターンをフォトレジストに転写する。引き続き、フォトレジストをマスクにしたRIE法による異方性エッチングを行ってAlをパターニングし、上記フォトレジストを剥離して1層目のAl配線(100〜200mΩ/□)14を形成する。
【0043】
この際、選択トランジスタSTの1層目のポリシリコン層4からなるゲート電極(100〜200Ω/□)4に、アレイ状に配置したメモリセルの数セル毎に抵抗値が低いシリサイド層(5〜20Ω/□)を裏打ちすることにより寄生抵抗を下げることができる。
【0044】
次に、上記Al配線14の保護の為に、CVD法によりシリコン酸化膜15を堆積形成する。その後、ヴィアホール形成の為にリソグラフィによるフォトレジストへのパターン転写と、このフォトレジストをマスクにしたRIE法による異方性エッチングを行った後、フォトレジストを剥離する。ヴィアホールの開口後、スパッタリング法にてAlを蒸着し、第2の配線パターンをリソグラフによりフォトレジストに転写し、このフォトレジストをマスクにしたRIE法等による異方性エッチングを行って2層目のAl配線17を形成する。そして、上記フォトレジストを剥離する。
【0045】
次に、図示しないが、上記Al配線17の保護の為に全面にPSGを堆積し、PE−CVD(Plasma Enhanced Chemical Vapor Deposition)法によりシリコン窒化膜を堆積形成する。続いて、上記PSG膜やシリコン窒化膜等の保護膜上にフォトレジストを塗布し、リソグラフによりボンディング用パッド上に開口を形成する為のパターンを転写する。そして、フォトレジストをマスクにしてボンディング用パッド上の保護膜をエッチングにより除去し、フォトレジストを剥離した後、ウエハとして完成する。
【0046】
上述した製造方法では、周辺トランジスタPTのゲート電極を形成する為のポリシリコン層のパターニングの為のエッチング時に、選択トランジスタSTの2層目のポリシリコン層8とONO膜5にスルーホール(開口)22を形成する。また、ソース領域またはドレイン領域19を上層のAl配線(配線層)14に接続する為のコンタクトプラグの形成時に、コンタクトプラグ13によって選択トランジスタSTの下層のゲート電極4と上層のゲート電極8の表面に形成されたシリサイド層11とを電気的に接続できるので製造プロセスの複雑化を招くこともない。
【0047】
しかも、選択トランジスタSTのゲート電極(ポリシリコン層4)に接続するAl配線が不要になるので、ソース線やビット線等のAl配線との間隔を確保する必要はなく、メモリセルサイズを小さくすることができコスト削減が図れる。また、ソース線やビット線と選択トランジスタへのAl配線との寄生容量も低減できる。
【0048】
従って、本発明の第1の実施態様によれば、選択トランジスタSTのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【0049】
また、Al配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【0050】
[第2の実施形態]
本発明の第2の実施形態に係る半導体装置について、セルトランジスタと選択トランジスタから構成されるメモリセルを備えたフラッシュEEPROMを例にとって図23(a),(b)及び図24(a),(b)により説明する。図23(a)はメモリセル部のパターン平面図、図23(b)は周辺トランジスタの断面図である。図24(a)は図23(a)のA−A’線に沿った断面図、図24(b)図は図23(a)のB−B’線に沿った断面図である。
【0051】
メモリセル部には、セルトランジスタCTと選択トランジスタSTとが設けられている。上記セルトランジスタCTと選択トランジスタSTは、シリコン基板1の主表面に形成された素子分離絶縁膜(例えばシリコン酸化膜)2で区画された素子領域中に形成される。上記セルトランジスタCTと選択トランジスタSTは、ゲート電極が2層構造、いわゆる積層ゲート構造になっている。上記セルトランジスタCTにおける下層のゲート電極4は浮遊ゲート電極、上層のゲート電極8は制御ゲート電極として働く。上記浮遊ゲート電極4と制御ゲート電極8はそれぞれ、例えばポリシリコン層で形成されている。上記浮遊ゲート電極4は、シリコン基板1の主表面上に形成されたシリコン酸化膜等からなる第1のゲート絶縁膜3上に形成される。上記浮遊ゲート電極4と制御ゲート電極8間には、第2のゲート絶縁膜として働くONO膜5が介在されている。
【0052】
上記セルトランジスタCTの制御ゲート電極8上、上記選択トランジスタSTの上層のゲート電極8上、及び周辺トランジスタPTのゲート電極8上にはそれぞれ、シリサイド層11が形成されている。また、上記各積層ゲート構造の側壁には、シリコン窒化膜等からなるサイドウォールスペーサ18が形成されている。更に、上記セルトランジスタCT、選択トランジスタST及び周辺トランジスタPTのソース領域またはドレイン領域19上にはそれぞれ、上記ゲート電極8上と同様にシリサイド層11が形成されている。
【0053】
図24(b)に示すように、上記選択トランジスタSTにおける素子分離絶縁膜2上に位置する領域の上層のゲート電極8及びONO膜5には、下層のゲート電極4の表面に達する貫通孔21が形成されている。そして、上記ゲート電極8の上面だけでなく、上面から上記貫通孔21内の側壁及び上記貫通孔21の底部に位置するゲート電極4上に亙ってシリサイド層11が形成され、ゲート電極(ポリシリコン層)8とゲート電極(ポリシリコン層)4が電気的に接続されている。
【0054】
上記セルトランジスタCTと選択トランジスタSTの積層ゲート構造上は、BPSG膜またはPSG膜等からなる第1の層間絶縁膜12で被覆されている。上記セルトランジスタCTのソース領域19(またはドレイン領域)上、及び上記選択トランジスタSTのドレイン領域19(またはソース領域)上にはそれぞれ、コンタクトホールが形成される。これらコンタクトホールにはそれぞれコンタクトプラグ13が埋め込まれており、上記各トランジスタのドレイン領域またはソース領域19は、このコンタクトプラグ13を介して層間絶縁膜12上のAl配線(配線層)14に接続される。
【0055】
上記層間絶縁膜12上及びAl配線14上には、シリコン酸化膜等からなる第2の層間絶縁膜15が形成されている。この層間絶縁膜15上にはソース線(またはビット線)として働くAl配線(配線層)17が形成されている。このAl配線17は、上記層間絶縁膜15に形成されたヴィアホール中のコンタクトプラグ16を介してAl配線14に接続される。これによって、セルトランジスタCTのドレイン領域は、シリサイド層11、コンタクトプラグ13、Al配線14及びコンタクトプラグ16をそれぞれ介してソース線(またはビット線)に電気的に接続される。選択トランジスタSTのドレイン領域は、シリサイド層11、コンタクトプラグ13及びAl配線14をそれぞれ介してビット線(またはソース線)に電気的に接続される。
【0056】
一方、周辺トランジスタPTのゲート電極は1層構造である。この周辺トランジスタPTのゲート電極8は、例えば上記制御ゲート電極と同じ第2層目のポリシリコン層で形成されている。上記ゲート電極8は、シリコン基板1の主表面上に形成されたシリコン酸化膜等からなるゲート絶縁膜7上に形成される。上記ゲート電極8上には、シリサイド層11が形成されている。このゲート構造の側壁にも、サイドウォールスペーサ18が形成されている。
【0057】
上述したように、周辺トランジスタPTのゲート構造上は第1の層間絶縁膜12で被覆され、この層間絶縁膜12におけるソース領域及びドレイン領域に対応する位置に形成されたコンタクトホールにもコンタクトプラグ13が埋め込まれている。上記周辺トランジスタPTのソース領域及びドレイン領域19は、このコンタクトプラグ13によって層間絶縁膜12上のAl配線14に接続される。上記層間絶縁膜12上及びAl配線14上には、シリコン酸化膜等からなる第2の層間絶縁膜15が形成されている。
【0058】
上記のような構成によれば、選択トランジスタSTの第1層目のポリシリコン層4と第2層目のポリシリコン層8をシリサイド層11で接続するのでAl配線は不要であり、メモリセルの縮小化を図ってコストを低減できる。
【0059】
また、ポリシリコン層同士のコンタクトは存在せず、抵抗値の低いシリサイド層11で接続するので、ポリシリコン層同士を直接コンタクトする場合に比べて抵抗値を下げることができる。
【0060】
従って、本発明の第2の実施形態の構成によれば、選択トランジスタSTにおけるゲート電極の寄生抵抗を低減できる。
【0061】
次に、上記図23(a),(b)及び図24(a),(b)に示したフラッシュEEPROMの製造方法について、図25(a),(b)乃至図50(a),(b)により説明する。図25(a)、図27(a)、図29(a)、図31(a)、図33(a)、図35(a)、図37(a)、図39(a)、図41(a)、図43(a)、図45(a)、図47(a)及び図49(a)はそれぞれフラッシュEEPROMの製造工程を順次示しており、メモリセル部のパターン平面図である。これらの製造工程は図23(a)に対応している。図25(b)、図27(b)、図29(b)、図31(b)、図33(b)、図35(b)、図37(b)、図39(b)、図41(b)、図43(b)、図45(b)、図47(b)及び図49(b)はそれぞれ周辺トランジスタの製造工程を順次示す断面図であり図23(b)に対応している。また、図26(a)、図28(a)、図30(a)、図32(a)、図34(a)、図36(a)、図38(a)、図40(a)、図42(a)、図44(a)、図46(a)、図48(a)及び図50(a)はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図25(a)、図27(a)、図29(a)、図31(a)、図33(a)、図35(a)、図37(a)、図39(a)、図41(a)、図43(a)、図45(a)、図47(a)及び図49(a)のA−A’線に沿った断面図であり図24(a)に対応している。更に、図26(b)、図28(b)、図30(b)、図32(b)、図34(b)、図36(b)、図38(b)、図40(b)、図42(b)、図44(b)、図46(b)、図48(b)及び図50(b)はそれぞれメモリセル部の製造工程を順次示す断面図である。これらの製造工程は、図25(a)、図27(a)、図29(a)、図31(a)、図33(a)、図35(a)、図37(a)、図39(a)、図41(a)、図43(a)、図45(a)、図47(a)及び図49(a)のB−B’線に沿った断面図であり図24(b)に対応している。
【0062】
まず、図25(a)及び図26(a)に示すように、シリコン基板1の主表面上に素子分離絶縁膜2を選択的に形成する。この素子分離絶縁膜2で電気的に分離された素子領域に、各トランジスタが所望の閾値電圧になるように、不純物のイオン注入を行う(チャネルイオン注入)。その後、図25(b)及び図26(b)に示すように、熱酸化により素子領域の基板1の主表面にシリコン酸化膜(ゲート絶縁膜)3を形成し、このシリコン酸化膜3上にCVD法によりポリシリコン層4を形成する。上記ポリシリコン層4は、素子分離絶縁膜2上にも形成される。この時、ポリシリコン層4中にリン(P)等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω/□に下げて寄生抵抗を低減する。
【0063】
次に、セルトランジスタCTの第1のゲート電極(浮遊ゲート電極)を、それぞれのセルで分離する為に、リソグラフィを行ってフォトレジスト(図示せず)にパターンを転写後、RIE(Reactive Ion Etching)法による異方性エッチングを行う。これによって、図27(a)に示すように、ポリシリコン層4を分離する為のホールもしくはスリット状の開口20がポリシリコン層4に転写される。その後、上記フォトレジストを除去する。
【0064】
次に、図27(a),(b)及び図28(a),(b)に示すように、上記ポリシリコン層4上に、例えばCVD法によりシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次積層した絶縁膜(ONO膜)5を形成する。このONO膜5は、ポリシリコン層間の絶縁膜、いわゆるインターポリ絶縁膜として働く。引き続き、周辺トランジスタ領域(ゲート電極が1層構造の領域)に形成されたシリコン酸化膜3、ポリシリコン層4及びONO膜5を除去する選択エッチングの為に、フォトレジスト6を塗布し、リソグラフィによりパターンを転写する。メモリセル部上はフォトレジスト6で被覆され、周辺トランジスタ領域のONO膜5は露出されることになる。
【0065】
次に、図29(a),(b)及び図30(a),(b)に示すように、上記フォトレジスト6をマスクにして、上記周辺トランジスタ領域のONO膜5をRIE法にて除去し、ポリシリコン層4をCDE法による等方性エッチングで除去し、更にシリコン酸化膜3をNHF等によるウェットエッチングにて除去する。これによって、周辺トランジスタ領域のシリコン基板1の主表面が露出される。その後、フォトレジスト6を除去すると、図31(a),(b)及び図32(a),(b)に示すような構造が得られる。
【0066】
その後、図33(a),(b)及び図34(a),(b)に示すように、周辺トランジスタ領域のシリコン基板1の主表面上にシリコン酸化膜(第3のゲート絶縁膜)7を形成し、このシリコン酸化膜7上及び上記ONO膜5上にCVD法によりポリシリコン層8を形成する。
【0067】
ここまでの製造工程で、2層ポリシリコン層構造の領域(メモリセル部)と1層ポリシリコン層の領域(周辺トランジスタ領域)をシリコン基板1上に形成することができる。
【0068】
次に、図35(a),(b)及び図36(a),(b)に示すように、2層ポリシリコン構造のセルトランジスタCTと選択トランジスタSTのゲート電極のパターンをリソグラフィにてフォトレジスト9に転写する。この際、1層ポリシリコン層構造の周辺トランジスタ領域は、全面をフォトレジスト9でマスクする。
【0069】
続いて、図37(a),(b)及び図38(a),(b)に示すように、上記フォトレジスト9をマスクに用いて、RIE法によりポリシリコン層8、ONO膜5、ポリシリコン層4及びゲート絶縁膜3を順次異方性エッチングし、セルトランジスタCTと選択トランジスタSTのゲート電極を形成する。
【0070】
その後、図39(a),(b)及び図40(a),(b)に示すように、1層ポリシリコン層構造の周辺トランジスタ領域のゲート電極のパターンをリソグラフィにてフォトレジスト10に転写する。この際、2層ポリシリコン層構造の領域はフォトレジスト10でマスクするが、選択トランジスタの1層目のゲート電極4に対する電極取り出し用のコンタクト部を形成する為に、フォトレジスト10におけるコンタクト部の形成予定領域が図39(a)及び図40(a)に示すように開口されている。続いて、上記フォトレジスト10をマスクにしてポリシリコン層8の異方性エッチングを行い、周辺トランジスタ領域のゲート電極をパターニングし、同時に選択トランジスタの1層目のゲート電極4に対する電極取り出し用のコンタクト部を形成する為の貫通孔21を形成する(図41(a),(b)及び図42(a),(b)参照)。
【0071】
次に、上記フォトレジスト10を除去し、図43(a),(b)及び図44(a),(b)に示すように、メモリセル部及び周辺トランジスタ領域の各トランジスタのソース領域またはドレイン領域19を形成する為に、シリコン基板1の主表面領域中に不純物を選択的に導入して拡散層を形成する。その後、例えば、CVD法によりシリコン窒化膜等を形成し、RIE法等の異方性エッチングを行ってエッチバックすることで、各ゲート電極構造の側面にサイドウォールスペーサ18を形成し、同時に、上記選択トランジスタの貫通孔21内のONO膜5を同時にRIE法等の異方性エッチングを行って除去し、ゲート電極4に対する取り出し用のコンタクト部を形成する。続いて、全面にフォトレジスト24を塗布し、電極取り出し用のコンタクト部のパターンをこのフォトレジスト24に転写し、スルーホール(開口)23を介してRIE法により異方性エッチングし、貫通孔21の内壁に形成されたサイドウォールスペーサ18及びONO膜5を同時に除去する(図45(a),(b)及び図46(a),(b)参照)。
【0072】
その後、上記フォトレジスト24を剥離し、スパッタリング法でシリコン基板1上に金属膜(例えばCo)を形成する。そして、シリコン基板1をアニールすることにより、図47(a),(b)及び図48(a),(b)に示すようにシリコンと金属膜が接している箇所でシリサイド反応を起こす。通常、この段階で形成されたシリサイド層を残し、エッチングで未反応の金属膜を除去する。これによって、セルトランジスタCTの制御ゲート電極8上とソース領域またはドレイン領域19上、選択トランジスタSTのゲート電極の露出表面とソース領域またはドレイン領域19上、周辺トランジスタPTのゲート電極上とソース領域及びドレイン領域19上にそれぞれシリサイド層11を形成する。この際、選択トランジスタSTの第1層目のポリシリコン層4へのコンタクト取り出し部となる貫通孔21の内壁のサイドウォールスペーサ18は除去したので、2層目のポリシリコン層8の側面と1層目のポリシリコン層4の表面も露出しており、貫通孔21内にもシリサイド層11が形成される。よって、選択トランジスタSTの上記第2のゲート電極8の上面から上記貫通孔21の側壁及び上記貫通孔21の底部に位置する上記第1のゲート電極4上に亙る領域にシリサイド層11が形成され、第1層目のポリシリコン4と第2層目のポリシリコン8がシリサイド層11で電気的に接続される。その後、2回目のアニールを行うことにより、上記シリサイド層11を低抵抗化(5〜20Ω/□)する。
【0073】
そして、図49(a),(b)及び図50(a),(b)に示すように、上記のようにして形成したゲート電極構造の全面上を、BPSG膜またはPSG膜等の層間絶縁膜12で被覆する。続いて、電極取り出し用のコンタクト部のパターンをフォトリソグラフによりフォトレジストに転写し、RIE法により異方性エッチングを行った後、フォトレジストを剥離する。
【0074】
次に、図23(a),(b)及び図24(a),(b)に示したように、層間絶縁膜12にコンタクトホールを開口した後、CVD法にてタングステン(W)を堆積する。そして、CMPを行って層間絶縁膜12上の余分なタングステン(W)を除去することによりコンタクトプラグ13を形成する。
【0075】
次に、スパッタリング法にて全面にAlを蒸着し、リソグラフにより配線パターンをフォトレジストに転写する。引き続き、フォトレジストをマスクにしたRIE法による異方性エッチングを行ってAlをパターニングし、上記フォトレジストを剥離して1層目のAl配線(100〜200mΩ/□)14を形成する。
【0076】
この際、選択トランジスタSTの1層目のポリシリコン層4からなるゲート電極(100〜200Ω/□)4に、アレイ状に配置したメモリセルの数セル毎に抵抗値が低いシリサイド層(5〜20Ω/□)を裏打ちすることにより寄生抵抗を下げることができる。
【0077】
次に、上記Al配線14の保護の為に、CVD法によりシリコン酸化膜15を堆積形成する。その後、ヴィアホール形成の為のリソグラフィによるフォトレジストへのパターン転写と、このフォトレジストをマスクにしたRIE法による異方性エッチングを行った後、フォトレジストを剥離する。ヴィアホールの開口後、スパッタリング法にてAlを蒸着し、第2の配線パターンをリソグラフによりフォトレジストに転写し、このフォトレジストをマスクにしたRIE法等による異方性エッチングを行って2層目のAl配線17を形成する。そして、上記フォトレジストを剥離する。
【0078】
次に、図示しないが、上記Al配線17の保護の為に全面にPSGを堆積し、PE−CVD法によりシリコン窒化膜を堆積形成する。続いて、上記PSG膜やシリコン窒化膜等の保護膜上にフォトレジストを塗布し、リソグラフによりボンディング用パッド上に開口を形成する為のパターンを転写する。そして、ボンディング用パッド上の保護膜をエッチングにより除去し、フォトレジストを剥離した後、ウエハとして完成する。
【0079】
上述した製造方法では、周辺トランジスタPTのゲート電極を形成する為のポリシリコン層のパターニングの為のエッチング時に、選択トランジスタSTの2層目のポリシリコン層8とONO膜5にスルーホール(開口)22を形成する。また、配線抵抗を低減するためのシリサイド層11の形成時に、このシリサイド層11によって選択トランジスタSTの下層のゲート電極4と上層のゲート電極8とを電気的に接続できるので製造プロセスの複雑化を招くこともない。
【0080】
しかも、選択トランジスタSTのゲート電極(ポリシリコン層4)に接続するAl配線が不要になるので、ソース線やビット線等のAl配線との間隔を確保する必要はなく、メモリセルサイズを小さくすることができ、コスト削減が図れる。また、ソース線やビット線と選択トランジスタへのAl配線との寄生容量も低減できる。
【0081】
従って、本発明の第2の実施態様によれば、選択トランジスタSTのゲート電極の寄生抵抗を低減できる半導体装置が得られる。
【0082】
また、Al配線のレイアウトの自由度を高くしつつ、メモリセルの縮小化と製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【0083】
以上第1,第2の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0084】
【図1】本発明の第1の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図2】本発明の第1の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって示しており、(a)図は図1(a)のA−A’線に沿った断面図、(b)図は図1(a)のB−B’線に沿った断面図。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第1の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第1の製造工程を示しており、(a)図は図3(a)のA−A’線に沿った断面図、(b)図は図3(a)のB−B’線に沿った断面図。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第2の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第2の製造工程を示しており、(a)図は図5(a)のA−A’線に沿った断面図、(b)図は図5(a)のB−B’線に沿った断面図。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第3の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第3の製造工程を示しており、(a)図は図7(a)のA−A’線に沿った断面図、(b)図は図7(a)のB−B’線に沿った断面図。
【図9】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第4の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図10】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第4の製造工程を示しており、(a)図は図9(a)のA−A’線に沿った断面図、(b)図は図9(a)のB−B’線に沿った断面図。
【図11】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第5の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図12】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第5の製造工程を示しており、(a)図は図11(a)のA−A’線に沿った断面図、(b)図は図11(a)のB−B’線に沿った断面図。
【図13】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第6の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図14】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第6の製造工程を示しており、(a)図は図13(a)のA−A’線に沿った断面図、(b)図は図13(a)のB−B’線に沿った断面図。
【図15】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第7の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図16】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第7の製造工程を示しており、(a)図は図15(a)のA−A’線に沿った断面図、(b)図は図15(a)のB−B’線に沿った断面図。
【図17】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第8の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図18】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第8の製造工程を示しており、(a)図は図17(a)のA−A’線に沿った断面図、(b)図は図17(a)のB−B’線に沿った断面図。
【図19】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第9の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図20】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第9の製造工程を示しており、(a)図は図19(a)のA−A’線に沿った断面図、(b)図は図19(a)のB−B’線に沿った断面図。
【図21】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第10の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図22】本発明の第1の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第10の製造工程を示しており、(a)図は図21(a)のA−A’線に沿った断面図、(b)図は図21(a)のB−B’線に沿った断面図。
【図23】本発明の第2の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図24】本発明の第2の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって示しており、(a)図は図23(a)のA−A’線に沿った断面図、(b)図は図23(a)のB−B’線に沿った断面図。
【図25】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第1の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図26】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第1の製造工程を示しており、(a)図は図25(a)のA−A’線に沿った断面図、(b)図は図25(a)のB−B’線に沿った断面図。
【図27】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第2の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図28】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第2の製造工程を示しており、(a)図は図27(a)のA−A’線に沿った断面図、(b)図は図27(a)のB−B’線に沿った断面図。
【図29】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第3の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図30】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第3の製造工程を示しており、(a)図は図29(a)のA−A’線に沿った断面図、(b)図は図29(a)のB−B’線に沿った断面図。
【図31】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第4の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図32】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第4の製造工程を示しており、(a)図は図31(a)のA−A’線に沿った断面図、(b)図は図31(a)のB−B’線に沿った断面図。
【図33】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第5の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図34】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第5の製造工程を示しており、(a)図は図33(a)のA−A’線に沿った断面図、(b)図は図33(a)のB−B’線に沿った断面図。
【図35】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第6の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図36】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第6の製造工程を示しており、(a)図は図35(a)のA−A’線に沿った断面図、(b)図は図35(a)のB−B’線に沿った断面図。
【図37】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第7の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図38】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第7の製造工程を示しており、(a)図は図37(a)のA−A’線に沿った断面図、(b)図は図37(a)のB−B’線に沿った断面図。
【図39】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第8の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図40】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第8の製造工程を示しており、(a)図は図39(a)のA−A’線に沿った断面図、(b)図は図39(a)のB−B’線に沿った断面図。
【図41】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第9の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタ領域の断面図。
【図42】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第9の製造工程を示しており、(a)図は図41(a)のA−A’線に沿った断面図、(b)図は図41(a)のB−B’線に沿った断面図。
【図43】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第10の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図44】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第10の製造工程を示しており、(a)図は図43(a)のA−A’線に沿った断面図、(b)図は図43(a)のB−B’線に沿った断面図。
【図45】本発明の第2の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって第11の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図46】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第11の製造工程を示しており、(a)図は図45(a)のA−A’線に沿った断面図、(b)図は図45(a)のB−B’線に沿った断面図。
【図47】本発明の第2の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって第12の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図48】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第12の製造工程を示しており、(a)図は図47(a)のA−A’線に沿った断面図、(b)図は図47(a)のB−B’線に沿った断面図。
【図49】本発明の第2の実施形態に係る半導体装置について説明する為のもので、フラッシュEEPROMを例にとって第13の製造工程を示しており、(a)図はメモリセル部のパターン平面図、(b)図は周辺トランジスタの断面図。
【図50】本発明の第2の実施形態に係る半導体装置の製造方法について説明する為のもので、フラッシュEEPROMを例にとって第13の製造工程を示しており、(a)図は図49(a)のA−A’線に沿った断面図、(b)図は図49(a)のB−B’線に沿った断面図。
【符号の説明】
【0085】
1…シリコン基板(半導体基板)、2…素子分離絶縁膜、3…シリコン酸化膜、4…ポリシリコン層(浮遊ゲート電極)、5…ONO膜、6…フォトレジスト、7…シリコン酸化膜、8…ポリシリコン層(制御ゲート電極)、9…フォトレジスト、10…フォトレジスト、11…シリサイド層、12…絶縁膜(BPSGまたはPSG)、13…コンタクトプラグ(W)、14…Al配線、15…シリコン酸化膜、16…コンタクトプラグ(W)、17…Al配線、18…サイドウォールスペーサ、19…ソース領域またはドレイン領域、20…ホールもしくはスリット状の開口、21…貫通孔、22,23…スルーホール(開口)。




 

 


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