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発明の名称 不揮発性半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123514(P2007−123514A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2005−313107(P2005−313107)
出願日 平成17年10月27日(2005.10.27)
代理人 【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
発明者 荒井 史隆 / 市毛 正之
要約 課題
ソース線コンタクトの加工マージンを確保する不揮発性半導体記憶装置。

解決手段
活性領域AA1,AA2,AA3,AA4,…,AA8,…と、活性領域に直交するワード線WL0,WL1,WL2,…,WLn群と、一対のワード線群の間に形成され,ワード線群に平行な一対のビット線側選択ゲート線SGDと、一対のワード線群に隣接するワード線群との間に形成され,ワード線群に平行な一対のソース線側選択ゲート線SGSと、活性領域とワード線の交差部に配置されるメモリセルトランジスタ及び活性領域と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対の選択ゲート線SGDの間に配置され,活性領域と接続するビット線コンタクトCBと、一対の選択ゲート線SGSの間に配置され,活性領域と接続するソース線コンタクトCSとを備え、ソース線コンタクトCSは、複数の活性領域の内、隣接する2本の活性領域に接続する。
特許請求の範囲
【請求項1】
素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し,行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され,前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され,前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置され,前記活性領域と接続するビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に配置され,前記活性領域と接続するソース線コンタクト
とを備え、前記ソース線コンタクトは、前記活性領域の内,隣接する複数の活性領域に接続して配置されることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記ソース線コンタクトは、隣接する2本の活性領域に共通に接続して配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記ソース線コンタクトは、隣接する3本の活性領域に共通に接続して配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項4】
前記ソース線コンタクトは、隣接する4本の活性領域に共通に接続して配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し,行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され,前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置され,前記活性領域と接続するビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に配置され,前記活性領域と接続するソース線コンタクト
とを備え、前記ソース線コンタクトは、行方向の幅以下だけ列方向にピッチをずらして配置されることを特徴とする不揮発性半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本発明は不揮発性半導体記憶装置に係り、特にソース線コンタクトCSの配置に特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、NAND型フラッシュEEPROMが知られている。NAND型フラッシュEEPROMのメモリセルトランジスタは、半導体基板上に、絶縁膜を介して電荷蓄積を目的とするフローティングゲート電極層と、コントロールゲート電極層が積層形成された「スタックゲート構造」を有している。複数個のメモリセルトランジスタを、隣接するメモリセルトランジスタ同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、NANDセルユニットが構成される。
【0003】
NANDセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶNANDセルユニットをNANDセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリセルトランジスタの制御ゲートは、同一の制御ゲート線に接続される。
【0004】
個々のNANDセルユニットに電流を流すために、ビット線及びソース線を接続するためのコンタクトがNANDセルユニット両端に形成される。コンタクト占有面積の削減のために、1つのコンタクトを隣接する2つのNANDセルユニットで共有するような配置が通常用いられる。従って、ビット線コンタクトCB及びソース線コンタクトCSに対してNANDセルユニットは折り返した配置となる。ビット線コンタクトCB及びソース線コンタクトCSは隣接するNANDセルユニットの選択ゲートトランジスタ間に形成される。
【0005】
NAND型EEPROMでは、活性領域とビット線との間のビット線コンタクトCBをとる場合、ビット線コンタクトCBの短辺方向の寸法が最も微細な寸法となるため、ビット線コンタクトCBの長辺方向の寸法を長くすることが必要となる。そのため、ビット線コンタクトCBをとる側のCBコンタクト近傍領域における選択ゲート線SGD−SGD間隔は、ビット線コンタクトCBと接触しない程度に広く配置する必要がある。
【0006】
一方、ソース線コンタクトCSをとる側のCSコンタクト近傍領域では、CBコンタクト近傍領域とは異なり、隣接するソース線コンタクトCSを互いに絶縁させる必要がない。そのためビット線コンタクトCBのように長辺方向の寸法を伸ばす必要がなく、選択ゲート線SGS−SGS間を縮小することが可能となる。
【0007】
このような場合のソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法があるが、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないという問題がある。
【0008】
NAND型フラッシュメモリにおいて、活性領域上に形成するソース線コンタクトCSを一つおきにずらして配置する構成例については、既に開示されている(例えば、特許文献1参照。)。
【特許文献1】特開平10−189919号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、不揮発性半導体記憶装置のソース線コンタクトCSの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの微細化・高集積化・加工容易性を実現する。
【課題を解決するための手段】
【0010】
本発明の一態様によれば、(イ)素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、(ロ)複数の活性領域に直交し,行方向に延伸する複数のワード線群と、(ハ)複数のワード線群の内の一対のワード線群の間に形成され,ワード線群に平行に配列される一対のビット線側選択ゲート線と、(ニ)一対のワード線群に隣接するワード線群との間に形成され,ワード線群に平行に配列される一対のソース線側選択ゲート線と、(ホ)活性領域とワード線群の交差部に配置されるメモリセルトランジスタ及び活性領域と選択ゲート線の交差部に配置される選択ゲートトランジスタと、(へ)一対のビット線側選択ゲート線の間に配置され,活性領域と接続するビット線コンタクトと、(ト)一対のソース線側選択ゲート線の間に配置され,活性領域と接続するソース線コンタクトとを備え、ソース線コンタクトは、活性領域の内,隣接する複数の活性領域に接触して配置される不揮発性半導体記憶装置が提供される。
【0011】
本発明の他の態様によれば、(イ)素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、(ロ)複数の活性領域に直交し,行方向に延伸する複数のワード線群と、(ハ)複数のワード線群の内の一対のワード線群の間に形成され,ワード線群に平行に配列される一対のビット線側選択ゲート線と、(ニ)一対のワード線群に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、(ホ)活性領域とワード線の交差部に配置されるメモリセルトランジスタ及び活性領域と選択ゲート線の交差部に配置される選択ゲートトランジスタと、(へ)一対のビット線側選択ゲート線の間に配置され,活性領域と接続するビット線コンタクトと、(ト)一対のソース線側選択ゲート線の間に配置され,活性領域と接続するソース線コンタクトとを備え、ソース線コンタクトは、行方向の幅以下だけ列方向にピッチをずらして配置される不揮発性半導体記憶装置が提供される。
【発明の効果】
【0012】
本発明の不揮発性半導体記憶装置によれば、ソース線コンタクトCSの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【発明を実施するための最良の形態】
【0013】
次に、図面を参照して、本発明の第1乃至第10の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0014】
また、以下に示す第1乃至第10の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0015】
以上の説明では、NAND型フラッシュEEPROMを取り上げて説明したが、ソース線コンタクトCSが一列に並んで配置される回路構成を有するAND型、NOR型、或いは2トランジスタ/セル方式型、3トランジスタ/セル型等による他の動作方式のメモリについても、ソース線コンタクトCSを形成する領域における微細化及び加工のマージンの確保は、非常に重要な課題である。
【0016】
[第1の実施の形態]
(平面パターン構造)
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図を示す。図1には、CBコンタクト近傍領域2と、CSコンタクト近傍領域4における模式的平面パターン構成が示されている。CBコンタクト近傍領域2におけるビット線コンタクトCBの配置構成は、以下に説明する第1乃至第6の実施の形態において共通である。一方、CSコンタクト近傍領域4におけるソース線コンタクトCSの配置構成は、以下に説明する第1乃至第6の実施の形態においてそれぞれ異なった特徴を有する。
【0017】
図2は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のCBコンタクト近傍領域における模式的平面パターン構成図を示す。
【0018】
更に、図6は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域4における模式的平面パターン構成図を示す。
【0019】
NAND型EEPROMでは、図1乃至図2に示すように、活性領域AA1,AA2,AA3,…,AA8,…に電気的に接続するビット線コンタクトCBを配置する場合、ビット線コンタクトCBの短辺方向の寸法Sが最も微細な寸法となるため、ビット線コンタクトCBの長辺方向の寸法Tを長くすることが必要となる。そのため、ビット線コンタクトCBをとる側のCBコンタクト近傍領域2における選択ゲート線SGD−SGD間隔は、ビット線コンタクトCBと接触しない程度に広く配置する必要がある。
【0020】
一方、ソース線コンタクトCSをとる側のCSコンタクト近傍領域4では、CBコンタクト近傍領域2とは異なり、隣接するソース線コンタクトCSを互いに絶縁させる必要がない。そのためビット線コンタクトCBのように長辺方向の寸法Tを伸ばす必要がなく、選択ゲート線SGS−SGS間を縮小することが可能となる。
【0021】
このような場合のソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、穴状でかつ相対的に大きなサイズをもって形成している。具体的には、図6に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、隣接する2本の活性領域に跨る程度の行方向の寸法X1を備える。ここで、列方向の寸法Y1は、X1と等しいか、X1よりも短く形成する。選択ゲート線SGS−SGS間を縮小する上では、列方向の寸法Y1は短く設定することが望ましいからである。これに対して、行方向の寸法X1は、最小線幅に対応するSTIの幅よりも長く設定することで、隣接する2本の活性領域に跨るように配置することができる。
【0022】
本発明の第1の実施の形態に係る不揮発性半導体記憶装置は、図1,図2及び図6に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内,隣接する2本の活性領域に共通に接続して配置される。
【0023】
或いは又、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍より小さい。
【0024】
(素子断面構造)
図3乃至図5は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のビット線コンタクトCB近傍の模式的断面構造例である。図3は、図2のI−I線に沿う模式的断面構造図、図4は、図2のII−II線に沿う模式的断面構造図、図5は、図2のIII−III線に沿う模式的断面構造図をそれぞれ示している。図2において、I−I線は、活性領域AA2上における列方向に沿う切断線を表し、II−II線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、III−III線は、選択ゲート線SGDの間における行方向に沿う切断線を表す。
【0025】
図7乃至図9は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図7は、図6のIV−IV線に沿う模式的断面構造図、図8は、図6のV−V線に沿う模式的断面構造図、図9は、図6のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図6において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0026】
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、例えば、図3及び図7に示すように、半導体基板10と、半導体基板10内に形成されたnウェル領域14及びpウェル領域12と、半導体基板10上に配置されたトンネル絶縁膜20と、トンネル絶縁膜20上に配置されるフローティングゲート電極層50と、フローティングゲート電極層50上に配置されたゲート間絶縁膜25と、ゲート間絶縁膜25上に配置された第1コントロールゲート電極層48と、第1コントロールゲート電極層48上に配置された第2コントロールゲート電極層46と、第2コントロールゲート電極層46の上部に電気的に接触する金属シリサイド膜53とを備える。第2コントロールゲート電極層46はワード線に対応することから、金属シリサイド膜53はワード線を構成する。金属シリサイド膜53上には、バリア絶縁膜29が形成され、更にバリア絶縁膜29上には、層間絶縁膜68が堆積されている。形成される金属シリサイドとしては、コバルトシリサイド(CoSi2),ニッケルシリサイド(NiSi2)等の種々の金属シリサイドを用いることができる。
【0027】
図3及び図7に示すように、隣接するメモリセルトランジスタの第1/第2コントロールゲート電極層48/46間はゲート間埋め込み絶縁膜26,ライナー絶縁膜27及び層間絶縁膜28で埋め込まれる。
【0028】
更に、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、例えば、図3及び図7に示すように、半導体基板10と、半導体基板10内に形成されたnウェル領域14及びpウェル領域12と、半導体基板10上に配置されたトンネル絶縁膜20と、トンネル絶縁膜20上に配置されるフローティングゲート電極層50と、フローティングゲート電極層50上に配置され,開口部を備えるゲート間絶縁膜25と、開口部を備えるゲート間絶縁膜25上に配置された第1コントロールゲート電極層48と、第1コントロールゲート電極層48上に配置された第2コントロールゲート電極層46と、第2コントロールゲート電極層46の上部に電気的に接触する金属シリサイド膜53とを備える。金属シリサイド膜53上には、バリア絶縁膜29が形成され、更にバリア絶縁膜29上には、層間絶縁膜68が堆積されている。フローティングゲート電極層50と第1コントロールゲート電極層48はゲート間絶縁膜25の開口部を介して電気的に接続される。従って、フローティングゲート電極層50,フローティングゲート電極層50に接続された第1コントロールゲート電極層48,第1コントロールゲート電極層48上に配置された第2コントロールゲート電極層46,第2コントロールゲート電極層46上に配置された金属シリサイド膜53はいずれも電気的に共通となり、選択ゲートトランジスタのゲート電極となり、ワード線に平行に配置される選択ゲート線SGD,SGSを構成する。
【0029】
図3及び図4に示すように、隣接する選択ゲートトランジスタの第1/第2コントロールゲート電極層48/46間はゲート側壁絶縁膜75,ライナー絶縁膜27及び層間絶縁膜28で埋め込まれる。
【0030】
更に、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、例えば、図3及び図5に示すように、nソース/ドレイン拡散層34及びn+ソース/ドレイン拡散層32上に形成される。即ち、図3及び図5に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、nソース/ドレイン拡散層34及びn+ソース/ドレイン拡散層32上に、ビット線コンタクト(CB)プラグ63を形成する。
【0031】
図5に示すように、ビット線コンタクトCBの短辺方向の寸法Sは、活性領域の幅に実質的に等しい。ビット線コンタクトCBは、互いに絶縁されていることが必要である。図3に示すように、ビット線コンタクトCBの長辺方向の寸法Tは、短辺方向の寸法Sに比べ充分に長く設定することができる。
【0032】
更に、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図8及び図9に示すように、隣接するnソース/ドレイン拡散層34上に跨って形成される。即ち、図8及び図9に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、隣接するnソース/ドレイン拡散層34上に跨って、ソース線コンタクト(CS)プラグ62を形成する。
【0033】
本発明の第1の実施の形態に係る不揮発性半導体記憶装置によれば、ソース線コンタクトCSを、隣接するnソース/ドレイン拡散層34上に跨って配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0034】
[第2の実施の形態]
図10は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図11は、図10のIV−IV線に沿う模式的断面構造図、図12は、図10のV−V線に沿う模式的断面構造図、図13は、図10のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
【0035】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置は、図10に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する2本の活性領域に共通に接続して配置される。
【0036】
或いは又、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍に等しい。
【0037】
ソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第2の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、穴状でかつ相対的に大きなサイズをもって形成している。具体的には、図10に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、活性領域2本分程度の大きめのコンタクトとして形成する。隣接する2本の活性領域に充分に跨る程度の行方向の寸法X2として、図10の例では、活性領域の行方向の幅の約2倍の寸法を備える。ここで、列方向の寸法Y2は、X2と等しいか、X2よりも短く形成する。選択ゲート線SGS−SGS間を縮小する上では、列方向の寸法Y2は短く設定することが望ましい。
【0038】
最小線幅のライン・アンド・スペースで素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…が配置される場合には、行方向の寸法X2は、最小線幅の約2倍に設定することで、隣接する2本の活性領域に充分に跨るように配置することができる。
【0039】
(素子断面構造)
図11乃至図13は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図11は、図10のIV−IV線に沿う模式的断面構造図、図12は、図10のV−V線に沿う模式的断面構造図、図12は、図10のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図10において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0040】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0041】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0042】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、第1の実施の形態と同様に形成されるため、説明は省略する。
【0043】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図11乃至図13に示すように、行方向の寸法X2として最小線幅の約2倍の寸法を備え、隣接するnソース/ドレイン拡散層34上に充分に跨って形成される。即ち、図11及び図13に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、隣接するnソース/ドレイン拡散層34上に充分に跨って、ソース線コンタクト(CS)プラグ62を形成する。
【0044】
本発明の第2の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法X2として最小線幅の約2倍の寸法を備えるソース線コンタクトCSを、隣接するnソース/ドレイン拡散層34上に充分に跨って配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0045】
[第3の実施の形態]
図14は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図15は、図14のIV−IV線に沿う模式的断面構造図、図16は、図14のV−V線に沿う模式的断面構造図、図17は、図14のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
【0046】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、図14に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する3本の活性領域と共通に接続して配置される。
【0047】
或いは又、本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSの行方向の幅X3は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の3倍より大きく、4倍以下である。
【0048】
ソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第3の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、3本の活性領域と接触して配置する。具体的には、図14乃至図17に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、活性領域3本分程度に跨る大きめのコンタクトとして形成する。隣接する3本の活性領域に充分に跨る程度の行方向の寸法X3として、図14の例では、活性領域の行方向の幅の3倍より大きく、4倍以下の寸法を備える。ここで、列方向の寸法Y3は、X3よりも充分に短く、例えば、最小線幅に等しい寸法で形成する。選択ゲート線SGS−SGS間を縮小する上では、列方向の寸法Y3は短く設定することが望ましい。
【0049】
最小線幅のライン・アンド・スペースで素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…が配置される場合には、行方向の寸法X3は、最小線幅の3倍より大きく、4倍以下に設定することで、隣接する3本の活性領域に充分に跨るように配置することができる。
【0050】
(素子断面構造)
図15乃至図17は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図15は、図14のIV−IV線に沿う模式的断面構造図、図16は、図14のV−V線に沿う模式的断面構造図、図17は、図14のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図14において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0051】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、第1の実施の形態と同様に形成されるため、説明を省略する。
【0052】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、第1の実施の形態と同様に形成されるため、説明を省略する。
【0053】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、第1の実施の形態と同様に形成されるため、説明は省略する。
【0054】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図16乃至図17に示すように、行方向の寸法X3として最小線幅の3倍以上4倍以下の寸法を備え、隣接する3本のnソース/ドレイン拡散層34上に跨って形成される。即ち、図16及び図17に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、隣接する3本のnソース/ドレイン拡散層34上に跨って、ソース線コンタクト(CS)プラグ62を形成する。
【0055】
本発明の第3の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法X3として最小線幅の3倍より大きく、4倍以下の寸法を備えるソース線コンタクトCSを、隣接する3本のnソース/ドレイン拡散層34上に跨って配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0056】
[第4の実施の形態]
図18は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図19は、図18のIV−IV線に沿う模式的断面構造図、図20は、図18のV−V線に沿う模式的断面構造図、図21は、図18のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
【0057】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置は、図18に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と共通に接続して配置される。
【0058】
或いは又、本発明の第4の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSの行方向の幅X4は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の5倍より大きく、6倍以下である。
【0059】
ソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第4の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と接触して配置する。具体的には、図19乃至図21に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、活性領域4本分程度に跨る大きめのコンタクトとして形成する。隣接する4本の活性領域に跨る程度の行方向の寸法X4として、図18の例では、活性領域の行方向の幅の5倍より大きく、6倍以下の寸法を備える。ここで、列方向の寸法Y4は、X4よりも充分に短く、例えば、最小線幅に等しい寸法で形成する。選択ゲート線SGS−SGS間を縮小する上では、列方向の寸法Y4は短く設定することが望ましい。
【0060】
最小線幅のライン・アンド・スペースで素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…が配置される場合には、行方向の寸法X4は、最小線幅の5倍より大きく、6倍以下に設定することで、隣接する4本の活性領域に跨るように配置することができる。
【0061】
(素子断面構造)
図19乃至図21は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図19は、図18のIV−IV線に沿う模式的断面構造図、図20は、図18のV−V線に沿う模式的断面構造図、図21は、図18のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図18において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0062】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0063】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0064】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、第1の実施の形態と同様に形成されるため、説明は省略する。
【0065】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図19乃至図21に示すように、行方向の寸法X4として最小線幅の5倍より大きく、6倍以下の寸法を備え、隣接する4本のnソース/ドレイン拡散層34上に跨って形成される。即ち、図19乃至図21に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、隣接する4本のnソース/ドレイン拡散層34上に跨って、ソース線コンタクト(CS)プラグ62を形成する。
【0066】
本発明の第4の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法X4として、最小線幅の5倍より大きく,6倍以下の寸法を備えるソース線コンタクトCSを、隣接する4本のnソース/ドレイン拡散層34上に跨って配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0067】
[第5の実施の形態]
図22は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図23は、図22のIV−IV線に沿う模式的断面構造図、図24は、図22のV−V線に沿う模式的断面構造図、図25は、図22のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
【0068】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置は、図22に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、図22に示すように、列方向にピッチをずらして配置される。即ち、ソース線コンタクトCSの行方向の幅X5は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の寸法に等しい。又、ソース線コンタクトCSの列方向の幅Y5は、行方向の幅X5に等しい。従って、第5の実施の形態において適用するソース線コンタクトCSは、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、最小寸法を有する通常のコンタクトをやや斜めにずらして配置している点に特徴を有する。
【0069】
或いはまた、本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置される。
【0070】
ソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第5の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置する。
【0071】
具体的には、図23乃至図25に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、最小寸法(X5,Y5)の穴状コンタクトとして形成し、しかも活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置する。
【0072】
(素子断面構造)
図23乃至図25は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図23は、図22のIV−IV線に沿う模式的断面構造図、図24は、図22のV−V線に沿う模式的断面構造図、図25は、図22のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図22において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0073】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0074】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0075】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、第1の実施の形態と同様に形成されるため、説明は省略する。
【0076】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図23及び図25に示すように、行方向の寸法X5として最小線幅を備える。隣接する複数のnソース/ドレイン拡散層34上にそれぞれ配置される。即ち、図23及び図25に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、nソース/ドレイン拡散層34上にソース線コンタクト(CS)プラグ62を形成する。
【0077】
本発明の第5の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法X5として、最小線幅を備えるソース線コンタクトCSを、nソース/ドレイン拡散層34上に配置し、更に最小線幅に等しい寸法Y5よりも短い距離だけ列方向にピッチをずらして配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0078】
[第6の実施の形態]
図26は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図を示し、図27は、図26のIV−IV線に沿う模式的断面構造図、図28は、図26のV−V線に沿う模式的断面構造図、図29は、図26のVI−VI線に沿う模式的断面構造図をそれぞれ示している。
【0079】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置は、図26に示すように、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。ソース線コンタクトCSは、図26に示すように、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置される。即ち、ソース線コンタクトCSの行方向の幅X6は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の寸法に等しい。又、ソース線コンタクトCSの列方向の幅Y6は、行方向の幅X6に等しい。従って、第6の実施の形態において適用するソース線コンタクトCSは、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、最小寸法を有する通常のコンタクトを、最小寸法Y6分だけ列方向に斜めにずらして配置している点に特徴を有する。
【0080】
或いはまた、本発明の第6の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置される。
【0081】
ソース線コンタクトCSとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第6の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトCSを、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置する。
【0082】
具体的には、図27及び図29に示すように、最小のライン・アンド・スペースで配置される素子分離領域STIと活性領域AA1,AA2,AA3,…,AA8,…のパターン上において、ソース線コンタクトCSは、最小寸法(X6,Y6)の穴状コンタクトとして形成し、しかも活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離Y6(=X6)だけ列方向にピッチをずらして配置する。
【0083】
(素子断面構造)
図27乃至図29は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトCS近傍の模式的断面構造例である。図27は、図26のIV−IV線に沿う模式的断面構造図、図28は、図26のV−V線に沿う模式的断面構造図、図29は、図26のVI−VI線に沿う模式的断面構造図をそれぞれ示している。図26において、IV−IV線は、活性領域AA2上における列方向に沿う切断線を表し、V−V線は、活性領域AA3とAA4の間の素子分離領域上における列方向に沿う切断線を表し、VI−VI線は、選択ゲート線SGS間における行方向に沿う切断線を表す。
【0084】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0085】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第1の実施の形態と同様であるため、説明を省略する。
【0086】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトCBは、第1の実施の形態と同様に形成されるため、説明は省略する。
【0087】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトCSは、例えば、図27及び図29に示すように、行方向の寸法X6として最小線幅を備える。隣接する複数のnソース/ドレイン拡散層34上にそれぞれ配置される。即ち、図27及び図29に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜68, バリア絶縁膜29, 層間絶縁膜28及びライナー絶縁膜27を除去することによって、nソース/ドレイン拡散層34上にソース線コンタクト(CS)プラグ62を形成する。
【0088】
本発明の第6の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法X6として、最小線幅を備えるソース線コンタクトCSを、nソース/ドレイン拡散層34上に配置し、更に最小線幅に等しい寸法Y6に等しい距離だけ列方向にピッチをずらして配置することによって、ソース線コンタクトCSの加工マージンを確保できる。また、選択ゲート線SGS−SGS間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【0089】
(NAND型回路構成)
本発明の第1乃至第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図30に示すように、NAND型メモリセルアレイの回路構成を備える。
【0090】
NANDセルユニット132は、図30に詳細に示されているように、メモリセルトランジスタM0〜M15と、選択ゲートトランジスタSG1、SG2から構成される。選択ゲートトランジスタSG1のドレインは、ビット線コンタクトCBを介して、ビット線・・・BLj-1,BLj, BLj+1・・・に対して接続され、選択ゲートトランジスタSG2のソースは、ソース線コンタクトCSを介して、共通のソース線SLに接続されている。
【0091】
各メモリセルトランジスタのnソース・ドレイン領域を介して複数個のメモリセルトランジスタM0〜M15がビット線BLj-1,BLj, BLj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタSG1,SG2が配置され、更にこれらの選択ゲートトランジスタSG1,SG2を介して、ビット線コンタクトCB及びソース線コンタクトCSに接続されている。結果として、1つのNANDセルユニット132が構成され、これらのNANDセルユニット132は、ビット線・・・BLj-1,BLj, BLj+1・・・に直交するワード線WL0,WL1,WL2,WL3,・・・,WL14,WL15が延伸する方向に複数並列に配置されている。
【0092】
本発明の第1乃至第6の実施の形態に係る不揮発性半導体記憶装置によれば、NAND型フラッシュメモリにおいて、ソース線コンタクトCSの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの高集積化・加工容易性を実現することができる。
【0093】
[第7の実施の形態]
(AND型回路構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図31に示すように、AND型メモリセルアレイの回路構成を備える。
【0094】
図31において、点線で囲まれた134がANDセルユニットを示す。ANDセルユニット134は、図31に詳細に示されているように、並列に接続されたメモリセルトランジスタM0〜M15と、選択ゲートトランジスタSG1、SG2から構成される。選択ゲートトランジスタSG1のドレインは、ビット線コンタクトCBを介して、ビット線・・・BLj-1,BLj, BLj+1・・・に接続され、選択ゲートトランジスタSG2のソースは、ソース線コンタクトCSを介して、共通のソース線SLに接続される。
【0095】
ANDセルユニット134内において、メモリセルトランジスタM0〜M15の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図31に示されるようにAND型フラッシュメモリのANDセルユニット134では、メモリセルトランジスタM0〜M15が並列に接続され、その一方側に1つのビット線側選択トランジスタSG1、他方側に1つのソース線側選択トランジスタSG2が接続されている。各メモリセルトランジスタM0〜M15のゲートには、ワード線WL0〜WL15がそれぞれ1対1で接続されている。ビット線側選択トランジスタSG1のゲートには、選択ゲート線SGDが接続されている。ソース線側選択トランジスタSG2のゲートには、選択ゲート線SGSが接続されている。
【0096】
本発明の第7の実施の形態に係る不揮発性半導体記憶装置は、NAND型構成と同様に、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し,行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード群の内の一対のワード線WL0,WL1,WL2,…,WLn群の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線WL0,WL1,WL2,…,WLn群に隣接するワード線WL0,WL1,WL2,…,WLn線群との間に形成され,ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタ及び活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線SGDの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するビット線コンタクトCBと、一対のソース線側選択ゲート線SGSの間に配置され,活性領域AA1,AA2,AA3,AA4,…,AA8,…と接続するソース線コンタクトCSとを備える。
【0097】
本発明の第7の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSは、第1の実施の形態と同様に、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する2本の活性領域に共通に接続して配置される。
【0098】
或いは又、第1の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍より小さく配置されていても良い。
【0099】
或いは又、第2の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍に等しく構成されていても良い。
【0100】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、3本の活性領域と共通に接続して配置されていても良い。
【0101】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X3は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の3倍より大きく、4倍以下であっても良い。
【0102】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と共通に接続して配置されていても良い。
【0103】
或いは又、本発明の第4の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X4は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の5倍より大きく、6倍以下である構成を備えていても良い。
【0104】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、図22に示すように、列方向にピッチをずらして配置されていても良い。
【0105】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【0106】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、図26に示すように、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0107】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0108】
本発明の第7の実施の形態に係る不揮発性半導体記憶装置によれば、AND型フラッシュメモリにおいて、ソース線コンタクトCSの配置構成を第1乃至第6の実施の形態と同様に工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【0109】
[第8の実施の形態]
(NOR型回路構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図32に示すように、NOR型メモリセルアレイの回路構成を備える。
【0110】
図32において、点線で囲まれた136がNORセルユニットを示す。NORセルユニット136内において、隣接する2つのメモリセルトランジスタの共通ソース領域はソース線コンタクトCSを介してソース線SLに接続され、共通ドレイン領域はビット線コンタクトCBを介してビット線・・・BLj-2,BLj-1,BLj,BLj+1,BLj+2・・・に接続されている。更に、ビット線・・・BLj-2,BLj-1,BLj,BLj+1,BLj+2…に直交するワード線・・・WLi-1,WLi,WLi+1…方向にNORセルユニット136が配列されており、各ワード線・・・WLi-1,WLi,WLi+1…がNORセルユニット136間で、メモリセルトランジスタのゲートを共通に接続している。NOR型回路構成による不揮発性半導体記憶装置では、NAND型構成に比べ高速読み出しができるという特徴を有する。
【0111】
本発明の第8の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し、行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード線WL0,WL1,WL2,…,WLn群の内の一対のワード線の間に配置されるビット線コンタクトCBと、一対のワード線に隣接する別の一対のワード線との間に配置されるソース線コンタクトCSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタとを備え、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する複数の活性領域に接触して配置される。
【0112】
本発明の第8の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSは、第1の実施の形態と同様に、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する2本の活性領域に共通に接続して配置される。
【0113】
或いは又、第1の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍より小さく配置されていても良い。
【0114】
或いは又、第2の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍に等しく構成されていても良い。
【0115】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、3本の活性領域と共通に接続して配置されていても良い。
【0116】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X3は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の3倍より大きく、4倍以下であっても良い。
【0117】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と共通に接続して配置されていても良い。
【0118】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X4は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の5倍より大きく、6倍以下である構成を備えていても良い。
【0119】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、図22に示すよ
うに、列方向にピッチをずらして配置されていても良い。
【0120】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【0121】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、図26に示すように、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0122】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0123】
本発明の第8の実施の形態に係る不揮発性半導体記憶装置によれば、NOR型フラッシュメモリにおいて、ソース線コンタクトCSの配置構成を、第1乃至第6の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【0124】
[第9の実施の形態]
(2トランジスタ/セル型回路構成)
本発明の第9の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図33に示すように、2トランジスタ/セル型メモリセルアレイの回路構成を備える。
【0125】
本発明の第9の実施の形態に係る半導体記憶装置の例では、2トランジスタ/セル方式の構造を基本構造としており、スタックゲート構造のメモリセルを備えている。メモリセルトランジスタMTのnソース・ドレイン領域の内、ドレイン領域はビット線コンタクトCBに接続され、メモリセルトランジスタMTのnソース・ドレイン領域の内、ソース領域は選択トランジスタSTのドレイン領域に接続されている。又、選択トランジスタSTのソース領域は、ソース線コンタクトCSに接続されている。このような2トランジスタ/セル方式のメモリセルがワード線方向に並列に配置されて、図33に示すように、メモリセルブロック33が構成される。1つのメモリセルブロック33内では、ワード線WLi-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位31を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタSTのゲート電極に対しては選択ゲート線SGSが共通に接続されている。一方、ビット線BL0,BL1,BL2,…,BLn−1が延伸する方向においては、2トランジスタ/セル方式のメモリセルがソース線SLに対して折り返された回路構造が、直列に配置されている。
【0126】
本発明の第9の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し、行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード線WL0,WL1,WL2,…,WLn群の内の一対のワード線の間に配置されるビット線コンタクトCBと、一対のワード線に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタMT及び活性領域AA1,AA2,AA3,AA4,…,AA8,…とソース線側選択ゲート線SGSの交差部に配置される選択トランジスタSTと、一対のソース線側選択ゲート線SGSの間に配置されるソース線コンタクトCSとを備え、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する複数の活性領域に接触して配置される。
【0127】
本発明の第9の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトCSは、第1の実施の形態と同様に、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する2本の活性領域に共通に接続して配置される。
【0128】
或いは又、第1の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍より小さく配置されていても良い。
【0129】
或いは又、第2の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍に等しく構成されていても良い。
【0130】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、3本の活性領域と共通に接続して配置されていても良い。
【0131】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X3は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の3倍より大きく、4倍以下であっても良い。
【0132】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と共通に接続して配置されていても良い。
【0133】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X4は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の5倍より大きく、6倍以下である構成を備えていても良い。
【0134】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、図22に示すように、列方向にピッチをずらして配置されていても良い。
【0135】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【0136】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、図26に示すように、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0137】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0138】
本発明の第9の実施の形態に係る不揮発性半導体記憶装置によれば、2トランジスタ/セル型フラッシュメモリにおいて、ソース線コンタクトCSの配置構成を、第1乃至第6の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【0139】
[第10の実施の形態]
(3トランジスタ/セル型回路構成)
本発明の第10の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図34に示すように、3トランジスタ/セル型メモリセルアレイの回路構成を備える。
【0140】
本発明の第10の実施の形態に係る半導体記憶装置の例では、3トランジスタ/セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタMTを備え、メモリセルトランジスタMTの両側には、選択トランジスタST1,ST2が配置されている。メモリセルトランジスタMTのドレイン領域はビット線側選択トランジスタST1を介してビット線コンタクトCBに接続され、メモリセルトランジスタMTのソース領域はソース線側選択トランジスタST2を介してソース線コンタクトCSに接続されている。このような3トランジスタ/セル方式のメモリセルがワード線方向に並列に配置されて、図34に示すように、メモリセルブロック33が構成される。1つのメモリセルブロック33内ではワード線WLi-2がメモリセルトランジスタMTのコントロールゲート電極層に共通に接続され、ページ単位31を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタST2のゲート電極に対しては選択ゲート線SGSが共通に接続され、ビット線側選択トランジスタST1のゲート電極に対しては選択ゲート線SGDが共通に接続されている。一方、ビット線BL0,BL1,BL2,…,BLn−1が延伸する方向においては、3トランジスタ/セル方式のメモリセルがソース線SLに対して折り返された回路構造が、直列に配置されている。
【0141】
本発明の第10の実施の形態に係る半導体記憶装置によれば、NAND型とNOR型の中間的な動作が可能となる。
【0142】
本発明の第10の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域STIで互いに分離され、列方向に延伸する複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…と、複数の活性領域AA1,AA2,AA3,AA4,…,AA8,…に直交し、行方向に延伸する複数のワード線WL0,WL1,WL2,…,WLn群と、複数のワード線WL0,WL1,WL2,…,WLn群の内の一対のワード線の間に形成され、ワード線WL0,WL1,WL2,…,WLn群に平行に配列される一対のビット線側選択ゲート線SGDと、一対のワード線に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線SGSと、活性領域AA1,AA2,AA3,AA4,…,AA8,…とワード線WL0,WL1,WL2,…,WLn群の交差部に配置されるメモリセルトランジスタMTと、活性領域AA1,AA2,AA3,AA4,…,AA8,…と選択ゲート線SGD,SGSの交差部に配置される選択トランジスタST1,ST2と、一対のビット線側選択ゲート線SGD―SGDの間に配置されるビット線コンタクトCBと、一対のソース線側選択ゲート線SGS―SGSの間に配置されるソース線コンタクトCSとを備え、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、隣接する複数の活性領域に接続して配置される。
【0143】
或いは又、第1の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍より小さく配置されていても良い。
【0144】
或いは又、第2の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X1は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の2倍に等しく構成されていても良い。
【0145】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、3本の活性領域と共通に接続して配置されていても良い。
【0146】
或いは又、第3の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X3は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の3倍より大きく、4倍以下であっても良い。
【0147】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSは、溝内に埋め込まれたソース線コンタクト(CS)プラグ62を介して、活性領域AA1,AA2,AA3,AA4,…,AA8,…の内、4本の活性領域と共通に接続して配置されていても良い。
【0148】
或いは又、第4の実施の形態と同様に、ソース線コンタクトCSの行方向の幅X4は、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅の5倍より大きく、6倍以下である構成を備えていても良い。
【0149】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、図22に示すように、列方向にピッチをずらして配置されていても良い。
【0150】
或いはまた、第5の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【0151】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、図26に示すように、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0152】
或いはまた、第6の実施の形態と同様に、ソース線コンタクトCSは、活性領域AA1,AA2,AA3,AA4,…,AA8,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【0153】
本発明の第10の実施の形態に係る不揮発性半導体記憶装置によれば、3トランジスタ/セル型フラッシュメモリにおいて、ソース線コンタクトCSの配置構成を、第1乃至第6の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【0154】
[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
【0155】
ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。
【0156】
これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【0157】
一方、ROM領域を有するEEPROMモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とROM領域を有するEEPROM部分に分割し、ROM領域を有するEEPROM部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。
【0158】
上述した本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びROM領域を有するEEPROMモードによって動作させることができることはもちろんである。
【0159】
本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図35乃至図49に示す。
【0160】
(適用例1)
図35は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図35に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
【0161】
ホストプラットホーム144は、USBケーブル148を介して、USBフラッシュ装置146へ接続されている。ホストプラットホーム144は、USBホストコネクタ150を介してUSBケーブル148に接続し、USBフラッシュ装置146はUSBフラッシュ装置コネクタ152を介してUSBケーブル148に接続する。ホストプラットホーム144は、USBバス上のパケット伝送を制御するUSBホスト制御器154を有する。
【0162】
USBフラッシュ装置146は、USBフラッシュ装置146の他の要素を制御し、かつUSBフラッシュ装置146のUSBバスへのインタフェースを制御するUSBフラッシュ装置制御器156と、USBフラッシュ装置コネクタ152と、本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール158を含む。
【0163】
USBフラッシュ装置146がホストプラットホーム144に接続されると、標準USB列挙処理が始まる。この処理において、ホストプラットホーム144は、USBフラッシュ装置146を認知してUSBフラッシュ装置146との通信モードを選択し、エンドポイントという、転送データを格納するFIFOバッファを介して、USBフラッシュ装置146との間でデータの送受信を行う。ホストプラットホーム144は、他のエンドポイントを介してUSBフラッシュ装置146の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【0164】
ホストプラットホーム144は、USBホスト制御器154へ要求パケットを送ることによって、USBフラッシュ装置146からのサービスを求める。USBホスト制御器154は、USBケーブル148上にパケットを送信する。USBフラッシュ装置146がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はUSBフラッシュ装置制御器156によって受け取られる。
【0165】
次に、USBフラッシュ装置制御器156は、フラッシュメモリモジュール158から、或いはフラッシュメモリモジュール158へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、USBアドレスの取得等の基本的なUSB機能をサポートする。USBフラッシュ装置制御器156は、フラッシュメモリモジュール158の出力を制御する制御ライン160を介して、また、例えば、チップイネーブル信号CE等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール158を制御する。また、フラッシュメモリモジュール158は、アドレスデータバス162によってもUSBフラッシュ装置制御器156に接続されている。アドレスデータバス162は、フラッシュメモリモジュール158に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール158のアドレス及びデータを転送する。
【0166】
ホストプラットホーム144が要求した種々の操作に対する結果及び状態に関してホストプラットホーム144へ知らせるために、USBフラッシュ装置146は、状態エンドポイント(エンドポイント0)を用いて状態パケットを送信する。この処理において、ホストプラットホーム144は、状態パケットがないかをチェックし(ポーリング)、USBフラッシュ装置146は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【0167】
以上、USBフラッシュ装置146の様々な機能を実現可能である。上記USBケーブル148を省略し、コネクタ間を直接接続することも可能である。
【0168】
(メモリカード)
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図36に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図36に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
【0169】
半導体メモリデバイス250を内蔵するメモリカード260に対しては、シグナルラインDAT,コマンドラインイネーブルシグナルラインCLE,アドレスラインイネーブルシグナルラインALE及びレディー/ビジーシグナルラインR/Bが接続されている。シグナルラインDATはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインCLEは、コマンド信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインALEは、アドレス信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。レディー/ビジーシグナルラインR/Bは、半導体メモリデバイス250がレディーか否かを示す信号を伝達する。
【0170】
(適用例3)
メモリカード260の別の具体例は、図37に示すように、図36のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
【0171】
インタフェースユニット(I/F)271は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット(I/F)272は、半導体メモリデバイス250との間で所定の信号を送受信する。マイクロプロセッサユニット(MPU)273は、論理アドレスを物理アドレスに変換する。バッファRAM274は、データを一時的に記憶する。エラー訂正コードユニット(ECC)275は、エラー訂正コードを発生する。
【0172】
コマンド信号ラインCMD、クロック信号ラインCLK、及びシグナルラインDATはメモリカード260に接続されている。制御信号ラインの本数、シグナルラインDATのビット幅及びコントローラ276の回路構成は適宜修正可能である。
【0173】
(適用例4)
更に別のメモリカード260の構成例は、図38に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
【0174】
(適用例5)
更に別のメモリカード260の構成例は、図39に示すように、マイクロプロセッサユニット(MPU)273内に半導体メモリデバイス領域501を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274及びインタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード260内に搭載されている。
【0175】
(適用例6)
更に別のメモリカード260の構成例は、図40に示すように、図36或いは図37において示された半導体メモリデバイス250に代わり、NAND型フラッシュメモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
【0176】
ROM領域を有するEEPROMモードのフラッシュメモリ503は、図38において示されたように、コントローラ276部分と同一チップに形成して、ワンチップ化されたシステムLSIチップ507を構成しても良いことはもちろんである。更にまた、図39において示されたように、マイクロプロセッサユニット(MPU)273内に、ROM領域を有するEEPROMモードのフラッシュメモリ503からなる半導体メモリ領域を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274をすべてワンチップ化して、システムLSIチップ506として構成しても良いことはもちろんである。
【0177】
(適用例7)
図36乃至図40において示されたメモリカード260の適用例としては、図41に示すように、メモリカードホルダ280を想定することができる。メモリカードホルダ280は、本発明の第1乃至第10の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス250として備えた、メモリカード260を収容することができる。メモリカードホルダ280は、電子デバイス(図示されていない)に接続され、メモリカード260と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ280は、図36乃至図40に開示されたメモリカード260内のコントローラ276、マイクロプロセッサユニット(MPU)273、バッファRAM274、エラー訂正コードユニット(ECC)275、インタフェースユニット(I/F)271,272等の複数の機能と共に、様々な機能を実行可能である。
【0178】
(適用例8)
図42を参照して、更に別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280を収容可能な接続装置290について、図42には開示されている。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第6の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に装着され、しかも電気的に接続される。接続装置290は接続ワイヤ292及びインタフェース回路293を介して、CPU294及びバス295を備えた回路ボード291に接続される。
【0179】
(適用例9)
図43を参照して、別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第10の実施の形態において説明された、不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に対して装着され、電気的に接続される。接続装置290は、接続ワイヤ292を介して、パーソナルコンピュータ(PC)350に接続されている。
【0180】
(適用例10)
図44を参照して、別の適用例を説明する。メモリカード260は、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第10の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード260をメモリカードホルダ280を内蔵するデジタルカメラ650に適用した例を図62は示している。
【0181】
(ICカード)
(適用例11)
本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図45及び図46に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
【0182】
図46において、半導体メモリデバイス250或いはROM410に対して、本発明の第1乃至第10の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
【0183】
(適用例12)
更に別のICカード500の構成例は、図47に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図47において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第10の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
【0184】
(適用例13)
更に別のICカード500の構成例は、図48に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。
【0185】
更に、このROM領域を有するEEPROMモードのフラッシュメモリ510,RAM420,CPU430をすべてワンチップ化して、システムLSIチップ509を構成している。このようなシステムLSIチップ509がICカード500内に内蔵されている。
【0186】
(適用例14)
更に別のICカード500の構成例は、図49に示すように、図46に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図46と同様である。
【0187】
[その他の実施の形態]
上記のように、本発明は第1乃至第10の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0188】
第1乃至第10の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、MONOS構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【0189】
更に又、第1乃至第10の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、2値論理のメモリに限定されるものではない。例えば、3値以上の多値論理のメモリについても適用可能である。例えば、4値記憶の不揮発性半導体記憶装置であれば、2値記憶の不揮発性半導体記憶装置に比べ、2倍のメモリ容量を達成することができる。更に又、m値(m>3)以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【0190】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0191】
【図1】本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図。
【図2】本発明の第1の実施の形態に係る不揮発性半導体記憶装置のCBコンタクト近傍領域における模式的平面パターン構成図。
【図3】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図2のI−I線に沿う模式的断面構造図。
【図4】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図2のII−II線に沿う模式的断面構造図。
【図5】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図2のIII−III線に沿う模式的断面構造図。
【図6】本発明の第1の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図7】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図6のIV−IV線に沿う模式的断面構造図。
【図8】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図6のV−V線に沿う模式的断面構造図。
【図9】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図6のVI−VI線に沿う模式的断面構造図。
【図10】本発明の第2の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図11】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図10のIV−IV線に沿う模式的断面構造図。
【図12】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図10のV−V線に沿う模式的断面構造図。
【図13】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図10のVI−VI線に沿う模式的断面構造図。
【図14】本発明の第3の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図15】本発明の第3の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図14のIV−IV線に沿う模式的断面構造図。
【図16】本発明の第3の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図14のV−V線に沿う模式的断面構造図。
【図17】本発明の第3の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図14のVI−VI線に沿う模式的断面構造図。
【図18】本発明の第4の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図19】本発明の第4の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図18のIV−IV線に沿う模式的断面構造図。
【図20】本発明の第4の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図18のV−V線に沿う模式的断面構造図。
【図21】本発明の第4の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図18のVI−VI線に沿う模式的断面構造図。
【図22】本発明の第5の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図23】本発明の第5の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図22のIV−IV線に沿う模式的断面構造図。
【図24】本発明の第5の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図22のV−V線に沿う模式的断面構造図。
【図25】本発明の第5の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図22のVI−VI線に沿う模式的断面構造図。
【図26】本発明の第6の実施の形態に係る不揮発性半導体記憶装置のCSコンタクト近傍領域における模式的平面パターン構成図。
【図27】本発明の第6の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図26のIV−IV線に沿う模式的断面構造図。
【図28】本発明の第6の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図26のV−V線に沿う模式的断面構造図。
【図29】本発明の第6の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図26のVI−VI線に沿う模式的断面構造図。
【図30】本発明の第1乃至第6の実施の形態に係る不揮発性半導体記憶装置のNAND型メモリセルアレイにおける模式的回路構成図。
【図31】本発明の第7の実施の形態に係る不揮発性半導体記憶装置のAND型メモリセルアレイにおける模式的回路構成図。
【図32】本発明の第8の実施の形態に係る不揮発性半導体記憶装置のNOR型メモリセルアレイにおける模式的回路構成図。
【図33】本発明の第9の実施の形態に係る不揮発性半導体記憶装置の2トランジスタ/セル型のメモリセルアレイにおける模式的回路構成図。
【図34】本発明の第10の実施の形態に係る不揮発性半導体記憶装置の3トランジスタ/セル型のメモリセルアレイにおける模式的回路構成図。
【図35】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。
【図36】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図37】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図38】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図39】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図40】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図41】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びカードホルダーの模式的構成図。
【図42】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図43】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図44】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図45】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するICカードの模式的構成図。
【図46】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するICカードの内部構造を示す模式的ブロック構成図。
【図47】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するICカードの内部構造を示す模式的ブロック構成図。
【図48】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するICカードの内部構造を示す模式的ブロック構成図。
【図49】本発明の第1乃至第10の実施の形態に係る不揮発性半導体記憶装置を適用するICカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【0192】
2…CBコンタクト近傍領域
4…CSコンタクト近傍領域
10…半導体基板
12…pウェル領域
14…nウェル領域
20…トンネル絶縁膜
25…ゲート間絶縁膜
26…ゲート間埋め込み絶縁膜
27…ライナー絶縁膜
28,68…層間絶縁膜
29…バリア絶縁膜
31…ページ単位
32…n+ソース/ドレイン拡散層
34…nソース/ドレイン拡散層
40…素子分離領域(STI)
46…第2コントロールゲート電極層
48…第1コントロールゲート電極層
50…フローティングゲート電極層
53…金属シリサイド膜
62…ソース線コンタクト(CS)プラグ
63…ビット線コンタクト(CB)プラグ
75…ゲート側壁絶縁膜
130…メモリセルアレイ
132…NANDセルユニット
134…ANDセルユニット
136…NORセルユニット
260…メモリカード
500…ICカード




 

 


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