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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2007−123349(P2007−123349A)
公開日 平成19年5月17日(2007.5.17)
出願番号 特願2005−310104(P2005−310104)
出願日 平成17年10月25日(2005.10.25)
代理人 【識別番号】100058479
【弁理士】
【氏名又は名称】鈴江 武彦
発明者 佐々木 俊行
要約 課題
半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置を提供する。

解決手段
半導体装置は、半導体基板1を含む。トンネル絶縁膜3は、半導体基板上に設けられる。フローティングゲート電極11は、トンネル絶縁膜上に設けられる。電極間絶縁膜12は、フローティングゲート電極上に設けられる。コントロールゲート電極13は、電極間絶縁膜上に設けられ、電極間絶縁膜上の第1部分と第1部分上に設けられ且つチャネル長方向に関し第1部分より大きな幅を有する第2部分とを含む。ソース/ドレイン拡散領域15は、半導体基板の表面に形成され、フローティングゲート電極下方のチャネル領域を挟む。
特許請求の範囲
【請求項1】
半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、前記電極間絶縁膜上の第1部分と前記第1部分上に設けられ且つチャネル長方向に関し前記第1部分より大きな幅を有する第2部分とを含むコントロールゲート電極と、
前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む1対のソース/ドレイン拡散領域と、
を具備することを特徴とする半導体装置。
【請求項2】
半導体基板と、
メモリセル領域および選択ゲート領域の前記半導体基板上に設けられた第1絶縁膜と、
前記メモリセル領域の前記第1絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極上に設けられた第1電極間絶縁膜と、
前記第1電極間絶縁膜上に設けられ、前記第1電極間絶縁膜上の第1部分と前記第1部分上に設けられ且つチャネル長方向に関し前記第1部分より大きな幅を有する第2部分とを含むコントロールゲート電極と、
前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む1対の第1ソース/ドレイン拡散領域と、
前記選択ゲート領域の前記第1絶縁膜上に設けられた第1ゲート電極と、
前記第1ゲート電極上に設けられ、前記第1ゲート電極と面する第1面と前記第1面と対向する第2面とを貫く開口を有する第2電極間絶縁膜と、
前記第2電極間絶縁膜上に設けられ、前記第2電極間絶縁膜上の第3部分と前記第3部分上に設けられ且つチャネル長方向に関し前記第3部分より大きな幅を有する第4部分とを含む第2ゲート電極と、
前記半導体基板の表面に形成され、前記第1ゲート電極下方のチャネル領域を挟む1対の第2ソース/ドレイン拡散領域と、
を具備することを特徴とする半導体装置。
【請求項3】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、フローティングゲート電極膜を形成する工程と、
前記フローティングゲート電極膜、前記トンネル絶縁膜、および前記半導体基板の内部に亘る第1溝を形成する工程と、
前記第1溝を、上面が前記トンネル絶縁膜より突出する素子分離絶縁膜で埋め込む工程と、
前記フローティングゲート電極膜の表面および前記素子分離絶縁膜の表面を覆う電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第1コントロールゲート電極膜を形成する工程と、
前記第1コントロールゲート電極膜上にダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜、前記第1コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜を加工して前記素子分離絶縁膜と交差する前記ダミー絶縁膜、前記第1コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜の積層構造のパタンを形成する工程と、
前記積層構造のパタンの相互間の領域を埋め込み絶縁膜により埋め込む工程と、
前記埋め込み絶縁膜により埋め込まれた前記積層構造のパタン中の前記ダミー絶縁膜を除去することにより第2溝を形成する工程と、
前記第2溝を第2コントロールゲート電極膜により埋め込む工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項4】
前記ダミー絶縁膜を形成する工程の前に、前記第1コントロールゲート電極膜の上面を前記電極間絶縁膜の近傍まで後退させる工程をさらに具備することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第2コントロールゲート電極膜により埋め込む工程の前に、前記第2溝のチャネル長方向の幅を広げる工程をさらに具備することを特徴とする請求項3に記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、フラッシュメモリ型デバイスのゲート電極形成方法に関する。
【背景技術】
【0002】
フラッシュメモリ型デバイスのゲート電極の形成方法の例としてNAND型フラッシュメモリのゲート電極の形成方法を示す。まず、シリコン等からなる半導体基板上にトンネル絶縁膜、フローティングゲート電極となる多結晶シリコン膜(FGポリシリコン膜)、シリコン窒化膜が順に積層される。
【0003】
次に、フォトリソグラフィー工程によって、シリコン窒化膜に、素子分離絶縁膜の形成予定領域に対応する開口が形成される。次に、シリコン窒化膜をマスクとしたエッチングにより、FGポリシリコン膜、トンネル絶縁膜、および半導体基板の内部に亘る溝が形成される。次に、この溝が適当な高さまで絶縁膜で埋め込まれることにより素子分離絶縁膜が形成される。
【0004】
次に、FGポリシリコン膜および素子分離絶縁膜上に、電極間絶縁膜が形成される。次に、電極間絶縁膜上に、コントロールゲート電極となる多結晶シリコン膜(CGポリシリコン膜)、シリコン窒化膜が形成される。次に、シリコン窒化膜上に、BSG(borosilicate glass)膜、TEOS(tetraethoxysilane)膜が順に形成される。
【0005】
次に、フォトリソグラフィ−工程によって、TEOS膜上に、ゲート電極のパタンに対応するパタンを有するフォトレジスト膜が形成される。次に、このフォトレジスト膜をマスクとして、TEOS膜、BSG膜、シリコン窒化膜がパターニングされる。次に、フォトレジスト膜が除去される。
【0006】
次に、TEOS膜、BSG膜、シリコン窒化膜をマスクとしてRIE(Reactive Ion Etching)法等のエッチングによって、CGポリシリコン膜、電極間絶縁膜、FGポリシリコン膜がパターニングされる。このエッチングは、トンネル絶縁膜でストップされる。
【0007】
このエッチングの際、マスク材としてのTEOS膜、BSG膜、シリコン窒化膜は、消費量が多いため、膜厚が大きい。このため、フォトレジスト下方の被加工膜の全膜厚が1μm程度と厚い。よって、この被加工膜に、パターニングによって形成される開口のアスペクト比が10程度と大きい。この結果、開口の広い部分でのエッチングレートと、狭い部分でのエッチングレートとの差が大きくなり、これらの部分においてエッチングされる量に大きな差が出るという問題がある。
【0008】
このため、開口の狭い領域では、エッチングレートが遅いため、素子分離絶縁膜上にFGポリシリコン膜が完全に除去されずに残ってしまう。このポリシリコンは、回路のショートを引き起こす。
【0009】
一方、開口の広い領域では、エッチングレートが速いため、トンネル絶縁膜もがエッチングされたり、素子分離絶縁膜が大幅にエッチングされることによって素子分離絶縁膜の上面がトンネル絶縁膜より落ち込んだりする。この結果、このような半導体装置の動作不良が発生する。
【0010】
また、RIE法が用いられると、上記の被加工膜に形成される開口のアスペクト比が大きいため、開口の下部では上部よりその面積が小さくなる。そこで、開口の下部で所望の面積を得るような条件で処理を行うと、開口の上部近傍に位置するコントロールゲート電極の寸法が所望の形状より細くなる。すると、コントロールゲート電極の抵抗値が大きくなる。
【0011】
このような問題点に対して、特許文献1が開示するように、ゲート絶縁膜(上記の電極間絶縁膜に相当)およびコントロールゲート電極をダマシンによって形成することが考えられる。特許文献1が示すように、所定のパタンを有するフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極が形成される。
【0012】
次に、フローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜が形成される。次に、ダミーコントロールゲート電極およびダミーゲート絶縁膜が除去されることにより、フローティングゲート電極上に、側面が側壁絶縁膜からなり底面がフローティングゲート電極からなる溝が形成される。次にこの溝の内面上に、ゲート絶縁膜が形成される。次に、溝が、ゲート絶縁膜を介してメタル層によって埋め込まれる。
【0013】
このような構造とすることによって、ゲート電極の積層構造の相互間に、高アスペクト比の開口が形成される工程が回避される。このため、コントロールゲート電極の寸法が細ることが抑制される。さらに、開口の広狭に起因したエッチングレートの差を小さくでき、ひいてはトンネル絶縁膜が過剰にエッチングされたり、素子分離絶縁膜の上面が大きく落ち込んだり、素子分離絶縁膜上にポリシリコンが残存することも回避され、半導体装置の動作不良発生を防止することが可能となる。
【0014】
しかしながら、特許文献1の構造では、コントロールゲート電極の側壁上にもゲート絶縁膜が形成される。ゲート絶縁膜は、層間絶縁膜より高い誘電率を有する材料により構成されるので、相互に隣接するコントロールゲート電極間での寄生容量が、側壁上にゲート絶縁膜の無い場合よりも大きくなる。この結果、トランジスタの動作特性が劣化してしまう。この寄生容量は、今後、ゲート絶縁膜がより高い誘電率を有する材料により実現される場合、より大きくなるため、この寄生容量に起因する問題はより顕著になる。
【特許文献1】特開2002-110824号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明は、半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【0016】
本発明の第1の視点による半導体装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられ、前記電極間絶縁膜上の第1部分と前記第1部分上に設けられ且つチャネル長方向に関し前記第1部分より大きな幅を有する第2部分とを含むコントロールゲート電極と、前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む1対のソース/ドレイン拡散領域と、を具備することを特徴とする。
【0017】
本発明の第2の視点による半導体装置は、半導体基板と、メモリセル領域および選択ゲート領域の前記半導体基板上に設けられた第1絶縁膜と、前記メモリセル領域の前記第1絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた第1電極間絶縁膜と、前記第1電極間絶縁膜上に設けられ、前記第1電極間絶縁膜上の第1部分と前記第1部分上に設けられ且つチャネル長方向に関し前記第1部分より大きな幅を有する第2部分とを含むコントロールゲート電極と、前記半導体基板の表面に形成され、前記フローティングゲート電極下方のチャネル領域を挟む1対の第1ソース/ドレイン拡散領域と、前記選択ゲート領域の前記第1絶縁膜上に設けられた第1ゲート電極と、前記第1ゲート電極上に設けられ、前記第1ゲート電極と面する第1面と前記第1面と対向する第2面とを貫く開口を有する第2電極間絶縁膜と、前記第2電極間絶縁膜上に設けられ、前記第2電極間絶縁膜上の第3部分と前記第3部分上に設けられ且つチャネル長方向に関し前記第3部分より大きな幅を有する第4部分とを含む第2ゲート電極と、前記半導体基板の表面に形成され、前記第1ゲート電極下方のチャネル領域を挟む1対の第2ソース/ドレイン拡散領域と、を具備することを特徴とする。
【0018】
本発明の第3の視点による半導体装置の製造方法は、半導体基板上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、フローティングゲート電極膜を形成する工程と、前記フローティングゲート電極膜、前記トンネル絶縁膜、および前記半導体基板の内部に亘る第1溝を形成する工程と、前記第1溝を、上面が前記トンネル絶縁膜より突出する素子分離絶縁膜で埋め込む工程と、前記フローティングゲート電極膜の表面および前記素子分離絶縁膜の表面を覆う電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に第1コントロールゲート電極膜を形成する工程と、前記第1コントロールゲート電極膜上にダミー絶縁膜を形成する工程と、前記ダミー絶縁膜、前記第1コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜を加工して前記素子分離絶縁膜と交差する前記ダミー絶縁膜、前記第1コントロールゲート電極膜、前記電極間絶縁膜、前記フローティングゲート電極膜の積層構造のパタンを形成する工程と、前記積層構造のパタンの相互間の領域を埋め込み絶縁膜により埋め込む工程と、前記埋め込み絶縁膜により埋め込まれた前記積層構造のパタン中の前記ダミー絶縁膜を除去することにより第2溝を形成する工程と、前記第2溝を第2コントロールゲート電極膜により埋め込む工程と、を具備することを特徴とする。
【発明の効果】
【0019】
本発明によれば、半導体装置の動作不良発生を防止できるとともに、電極間絶縁膜によって相互に隣接するコントロールゲート電極間での寄生容量が大きくなることを回避可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【0020】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。なお、以下、NAND型フラッシュメモリの場合を例にとり、説明を行う。しかし、これに限られず、NOR型フラッシュメモリに本実施形態を適用することももちろん可能である。
【0021】
図1、図2(a)、図2(b)、図2(c)、図2(d)乃至図16(a)、図16(b)、図16(c)、図16(d)を参照して、本発明の一実施形態に係る半導体装置およびその製造方法について説明する。図1は、本発明の一実施形態に係る半導体装置の一部を示す平面図である。図2(a)乃至図2(d)は、本発明の一実施形態に係る半導体装置の主要部を概略的に示す断面図である。図2(a)乃至図2(c)は、メモリセルアレイ領域を示しており、図1のIIA−IIA線、IIB−IIB線、IIC−IIC線にそれぞれ沿った断面図である。図2(d)は、周辺回路領域のトランジスタの断面図である。
【0022】
図1に示すように、半導体装置は、選択ゲート領域とメモリセル領域とを有する。メモリセル領域は、選択ゲート領域により挟まれている。図面の左右方向にコントロールゲート電極13が延びている。そして、各コントロールゲート電極13は、図面の上下方向に相互に距離を置いて並んで配置されている。メモリセル領域内のコントロールゲート電極13はメモリセルトランジスタの一部を構成し、選択ゲート領域内のコントロールゲート電極13は選択ゲートトランジスタの一部を構成する。
【0023】
各コントロールゲート電極13の下方には、複数のフローティングゲート電極11が設けられる。フローティングゲート電極11は、図面の左右方向において、相互に距離を置いて並んで配置されている。
【0024】
図2(a)乃至図2(d)に示すように、例えばシリコン等の半導体基板1の表面に、STI(Shallow Trench Isolation)構造の素子分離絶縁膜2が形成される。素子分離絶縁膜2は、半導体基板1の素子領域を区画し、例えばシリコン酸化膜からなる。素子分離絶縁膜2は、半導体基板1の表面より突出している。
【0025】
素子領域の半導体基板1の表面上には、例えばシリコン酸化膜からなるトンネル絶縁膜3が設けられる。トンネル絶縁膜3上には、相互に離れて隣接する複数の積層ゲート電極構造が設けられる。各積層ゲート電極構造は、平面において図1に示すようなパタンを有している。各積層ゲート電極構造は、フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13等を含んでいる。
【0026】
積層ゲート電極構造において、トンネル絶縁膜3上に、フローティングゲート電極11が設けられる。フローティングゲート電極11は、例えば、導電性のポリシリコンから構成される。
【0027】
フローティングゲート電極11上には、電極間絶縁膜12が設けられる。電極間絶縁膜12は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜(ONO膜)、およびシリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜の積層膜(NONON膜)、およびアルミニウムまたはハフニウムを含む誘電膜、から構成される。
【0028】
選択ゲート領域および周辺回路領域において、電極間絶縁膜12は、フローティングゲート電極11のチャネル長方向に沿った端部の上方にのみ設けられている。すなわち、電極間絶縁膜12は、上面と下面とを貫く開口12aを有する。
【0029】
電極間絶縁膜12上には、コントロールゲート電極13が設けられる。コントロールゲート電極13は、例えば、導電性のポリシリコン、タングステン、タングステンシリサイド、およびこれらの積層膜等から構成される。また、コントロールゲート電極13は、電極間絶縁膜12上の第1部分13aと、第1部分13a上の第2部分13bとからなる。また、選択ゲート領域および周辺回路領域において、コントロールゲート電極13の第1部分13aは電極間絶縁膜12と同一位置に開口24aを有し、コントロールゲート電極13の第2部分13bの一部は、電極間絶縁膜12およびコントロールゲート電極13の第1部分13a内の開口12a、24aに埋め込まれている。
【0030】
各積層ゲート電極構造において、フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13の第1部分13aは、チャネル長方向に関しほぼ同じ寸法、すなわちほぼ同じ幅を有する。一方、コントロールゲート電極13aの第2部分13bの寸法、すなわち幅は、コントロールゲート電極13の第1部分13aの寸法(幅)より大きい。
【0031】
コントロールゲート電極13の上面には、シリサイド膜14が形成されている。シリサイド膜14は、例えばニッケルシリサイド、コバルトシリサイドから構成される。
【0032】
半導体基板1の表面において、フローティングゲート電極11の下方のチャネル領域を挟むように、ソース/ドレイン拡散領域15が形成される。メモリセルアレイ領域において、相互に隣接するソース/ドレイン拡散領域15は接続されている。
【0033】
フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13、シリサイド部14からなる積層構造の側壁上には、スペーサ16が形成されている。各スペーサ16相互間は、層間絶縁膜17により埋め込まれている。層間絶縁膜17は、例えば、TEOSまたはBSGから構成される。
【0034】
次に、図1および図2(a)乃至図2(d)に示す半導体装置の製造方法について、図3(a)、図3(b)、図3(c)、図3(d)乃至図16(a)、図16(b)、図16(c)、図16(d)を参照して説明する。
【0035】
図2(a)乃至図13(a)、図15(a)、図16(a)は、図2(a)の構造の製造工程を順に示している。
【0036】
図2(b)乃至図13(b)、図15(b)、図16(b)は、図2(b)の構造の製造工程を順に示している。
【0037】
図2(c)乃至図13(c)、図15(c)、図16(c)は、図2(c)の構造の製造工程を順に示している。
【0038】
図2(d)乃至図13(d)、図15(d)、図16(d)は、図2(d)の構造の製造工程を順に示している。
【0039】
図3(a)乃至図3(d)に示すように、半導体基板1の表面に、例えば熱酸化法によって、トンネル絶縁膜3が形成される。次に、例えばCVD(Chemical Vapor Deposition)法によって、トンネル絶縁膜3上にフローティングゲート電極11となる材料膜(FG材料膜)21が形成される。次に、FG材料膜21上に、例えばCVD法によって、シリコン窒化膜22が形成される。
【0040】
次に、シリコン窒化膜22上に、フォトレジスト膜(図示せず)が形成される。次に、例えばリソグラフィー工程によって、フォトレジスト膜に、素子分離絶縁膜2の形成予定領域に開口が形成される。次に、フォトレジスト膜をマスクとして用いて、RIE法等の異方性エッチングによって、シリコン窒化膜22がエッチングされる。この結果、シリコン窒化膜22の素子分離絶縁膜2の形成予定領域に開口が形成される。この後、フォトレジスト膜が除去される。
【0041】
次に、図4(a)乃至図4(d)に示すように、シリコン窒化膜22をマスクとして用いて、RIE法等の異方性エッチングによって、FG材料膜21、トンネル絶縁膜3、半導体基板1がエッチングされる。この結果、FG材料膜21、トンネル絶縁膜3、および半導体基板1の内部に亘る溝23が形成される。この後、フォトレジスト膜が、例えばアッシングにより除去される。
【0042】
次に、図5(a)乃至図5(d)に示すように、ここまでの工程によって得られる構造上の全面に、例えばCVD法により、素子分離絶縁膜2となる膜が堆積される。この結果、溝23は素子分離絶縁膜2により埋め込まれる。次に、シリコン窒化膜22をストッパーとして用いて、例えばCMP(Chemical Mechanical Polishing)法が行われることにより、シリコン窒化膜22上の余分な素子分離絶縁膜2が除去される。
【0043】
次に、図6(a)乃至図6(d)に示すように、例えばRIE法によって、溝23内の素子分離絶縁膜2の上面が、適当な高さ、例えばトンネル絶縁膜3より40nm程度高い位置までエッチバックされる。
【0044】
次に、図7(a)乃至図7(d)に示すように、シリコン窒化膜22が、例えば熱リン酸によって除去される。次に、ここまでの工程によって得られる構造上の全面に、例えばCVD法によって、電極間絶縁膜12が形成される。この結果、電極間絶縁膜12は、FG材料膜21の上面および素子分離絶縁膜2上方で露出している側面上と、素子分離絶縁膜2の上面上と、に形成される。
【0045】
次に、図8(a)乃至図8(d)に示すように、電極間絶縁膜12上の全面に、例えばCVD法によって、コントロールゲート電極13の第1部分13aとなる材料膜(CG1材料膜)24が形成される。この際、CG1材料膜24は、素子分離絶縁膜2上方で、FG材料膜21相互間の領域に、電極間絶縁膜12を介して埋め込まれる。
【0046】
次に、図9(a)乃至図9(d)に示すように、CG1材料膜24の上面が、FG材料膜21の上方の電極間絶縁膜12との界面近傍まで、例えばRIE法によりエッチバックされる。FG材料膜21上方のCG1材料膜24は、後の工程で、CG1材料膜24上のダミー絶縁膜31を除去する際に、CG1材料膜24の下方の電極間絶縁膜12とさらにその下方の素子分離絶縁膜2を保護する機能を有する。一方、後の工程において、CG1材料膜24、電極間絶縁膜12、およびFG材料膜21等の積層構造をエッチングする際に、積層構造相互間に形成される領域(開口)のアスペクト比を小さくする観点から、FG材料膜21上方のCG1材料膜24は薄い方が良い。CG1材料膜24の上面は、以上の要素を勘案した上で、適切な位置に設定され、具体例として電極間絶縁膜12上の20乃至40nm程度上に位置するものとすることができる。
【0047】
次に、図10(a)乃至図10(d)に示すように、CG1材料膜24上に、例えばBSGからなるマスク材25が形成される。次に、マスク材25に、電極間絶縁膜12の開口12aの形成予定領域の上方に開口26が形成される。次に、マスク材25をマスクとして、例えばRIE法等の異方性エッチングによって、CG1材料膜24および電極間絶縁膜12がエッチングされる。この結果、電極間絶縁膜12、CG1材料膜24に、開口12a、24aがそれぞれ形成される。
【0048】
次に、マスク材25を除去した後、図11(a)乃至図11(d)に示すように、CG1材料膜24上の全面に、ダミー絶縁膜31が形成される。この際、ダミー絶縁膜31は、開口12a、24aに埋め込まれる。ダミー絶縁膜31は、コントロールゲート電極13形成予定領域を埋め込むダミー電極としての機能を有する。ダミー絶縁膜31として、例えばシリコン窒化膜を用いることができる。
【0049】
次に、シリコン窒化膜31上の全面に、例えばCVD法によって、マスク材32、33が形成される。マスク材32、33として、例えば、BSG、TEOSをそれぞれ用いることができる。
【0050】
上記のように、FG材料膜21上方のCG1材料膜24の厚さは、できるだけ小さく抑えられており、従来より薄い。このため、トンネル絶縁膜3、FG材料膜21、電極間絶縁膜12、ダミー絶縁膜31、マスク材32、33の厚さが従来と同じであったとしても、FG材料膜21からマスク材33までの厚さの総計は、従来よりも小さく抑えることが可能である。
【0051】
次に、マスク材33上に、フォトレジスト膜34が形成される。次に、リソグラフィー工程を用いて、フォトレジスト膜34に、フローティングゲート電極11およびコントロールゲート電極13の形成予定領域に残存するパタンが形成される。
【0052】
次に、図12(a)乃至図12(d)に示すように、例えばRIE法等の異方性エッチングを用いて、フォトレジスト膜34をマスクとして、マスク材33、32、ダミー絶縁膜31がエッチング加工される。次に、フォトレジスト膜34が、例えばアッシングによって除去される。
【0053】
次に、図13(a)乃至図13(d)に示すように、マスク材33、32、ダミー絶縁膜31をマスクとして、例えばRIE法等の異方性エッチングによって、CG1材料膜24、電極間絶縁膜12、FG材料膜21がエッチング加工される。この結果、コントロールゲート電極13の第1部分13a、フローティングゲート電極11が形成される。このエッチングの際、マスク材33は多くが消費され、失われる。
【0054】
上記のように、FG材料膜21からマスク材33までの厚さの総計は、従来よりも小さい。このため、FG材料膜21、電極間絶縁膜12、コントロールゲート電極13の第1部分13a、ダミー絶縁膜31、マスク材32の積層構造のパタンの相互間の領域の広狭に応じたエッチングレートの差が減少する。この結果、図14に示すように、FG材料膜21、電極間絶縁膜12、コントロールゲート電極13の第1部分13a、ダミー絶縁膜31、マスク材32の積層構造のパタンの相互間の領域に広狭の差が生じていたとしても、エッチング量の不足によってトンネル絶縁膜3上にFG材料膜21が残存したり、エッチング量の過剰によって素子分離絶縁膜2やトンネル絶縁膜3がエッチングされたりすることを抑制できる。
【0055】
なお、図14は、図1に示されたメモリセル領域と選択ゲート領域とで形成される1つのメモリセルブロック領域のうちの選択ゲート領域を含む2本のコントロールゲート電極13に対応する積層構造のパタン、およびこのメモリセルブロック領域と隣接する別のメモリセルブロック領域における選択ゲート領域のコントロールゲート電極13に対応する積層構造のパタンの部分を示している。図中、積層構造のパタンの相互間が広い領域は図示しない。ビット線あるいはソース線がソース/ドレイン拡散領域にコンタクトする領域に相当する。
【0056】
次に、例えば気相のフッ酸によって、マスク材32が除去される。
【0057】
次に、図15(a)乃至図15(d)に示すように、ここまでの工程によって得られる構造上の全面に、例えばCVD法によって、埋め込み絶縁膜35が形成される。この結果、フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13の第1部分13a、ダミー絶縁膜31の積層構造のパタンの相互間が、埋め込み絶縁膜35により埋め込まれる。次に、ダミー絶縁膜31上の余分な埋め込み絶縁膜35が、例えばダミー絶縁膜31をストッパーとしたCMPによって除去される。
【0058】
次に、図16(a)乃至図16(d)に示すように、ダミー絶縁膜31が、例えばウェットエッチングによって除去される。この結果、埋め込み絶縁膜35内にコントロールゲート電極13の第2部分13bのための溝36が形成される。次に、例えばフッ酸等を用いたウェットエッチングによって、溝36のチャネル長方向の幅が広げられる。
【0059】
図16(a)乃至図16(d)の工程における幅が広げられる前の溝36の形状は、ダミー絶縁膜31の形状によって決定される。そして、ダミー絶縁膜31の形状は、図12(a)乃至図12(d)の工程におけるエッチングによって決定される。このエッチングの際、異方性エッチングを用いたとしても、ダミー絶縁膜31、CG1材料膜24、電極間絶縁膜12、FG材料膜21に形成される開口の下部の径は、上部の径より多少は小さくなる。このため、パターニング後のダミー絶縁膜31の下部は、上部より多少は太くなる。そこで、本実施形態では、上記のように、溝36の幅を広げている。この結果、後述の工程で形成され、溝36の幅によって形状が定義されるコントロールゲート電極13の第2部分13bの上部が下部より細くなることを回避できる。
【0060】
次に、図2(a)乃至図2(d)に示すように、ここまでの工程によって得られる構造上の全面に、例えばCVD法によって、コントロールゲート電極13の第2部分13bの材料膜(CG2材料膜)が形成される。この結果、溝36がCG2材料膜によって埋め込まれる。次に、埋め込み絶縁膜35上の余分なCG2材料膜が、例えば埋め込み絶縁膜35をストッパーとしたCMPによって除去される。この結果、コントロールゲート電極13の第2部分13bが形成される。
【0061】
次に、コントロールゲート電極13の上部が、シリサイド膜14へと処理される。次に、埋め込み絶縁膜35が除去される。次に、公知の工程によって、スペーサ16、ソース/ドレイン拡散領域15が形成される。次に、スペーサ16相互間の領域が、層間絶縁膜17により埋め込まれる。なお、ソース/ドレイン拡散領域15を、図13の工程と図15の工程との間に形成しておき、埋め込み絶縁膜35をそのまま層間絶縁膜として用いることも可能である。
【0062】
本発明の一実施形態に係る半導体装置によれば、トンネル絶縁膜3、フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13の第1部分13aの形成後、コントロールゲート電極13の第2部分13bがダマシンにより形成される。そして、コントロールゲート電極13の第1部分13aは、フローティングゲート電極11、電極間絶縁膜12、コントロールゲート電極13、ダミー絶縁膜31、マスク材32の積層構造のパタンを形成するに先立ち、薄膜化される。このため、積層構造のパターニングの際に、積層構造のパタンの相互間の領域のアスペクト比を低減することができる。よって、積層構造のパタンの相互間の領域の広狭に起因したエッチング量のばらつきを低減させることができる。
【0063】
また、コントロールゲート電極13の第2部分13bをダマシンで形成するため、第2部分13bのための溝36を埋め込むに先立ち溝36の幅を広げることができる。このため、パターニングの際にダミー絶縁膜31の上部の幅が下部の幅より小さくなったとしても、ダミー絶縁膜31の形状によって規定される溝36の上部と下部との間の幅の差をキャンセルするとともに、より低抵抗のコントロールゲート電極13を形成できる。
【0064】
また、上記のように、コントロールゲート電極13の上部の断面積を従来より広げることができる。このため、コントロールゲート電極13と接続されるコンタクトとコントロールゲート電極13との間の抵抗値を、コントロールゲート電極13を従来のようなパターニングにより形成した場合より小さくできる。
【0065】
また、電極間絶縁膜12は、ダマシンにより形成されていない。電極間絶縁膜がダマシンで形成されていると、コントロールゲート電極の側壁上にも電極間絶縁膜が形成されることとなり、相互に隣接するコントロールゲート電極間の寄生容量増大を招いてしまう。さらに電極間絶縁膜をダマシンで形成した場合、積層構造のパタン中のダミーゲート絶縁膜を除去する際に、相互に隣接するフローティングゲート電極間で素子分離絶縁膜の上面の落ち込みが発生するおそれがあり、且つ選択ゲート領域や周辺回路領域のトランジスタ(図2(c)、図2(d)参照)の電極間絶縁膜に開口を形成するのが、以下に述べるように困難である。すなわち、この場合、電極間絶縁膜およびコントロールゲート電極のための溝の内面上に電極間絶縁膜が形成され、次いで溝の底部の電極間絶縁膜に開口が形成されることが必要である。この開口を形成することは、アスペクト比の小さい溝の底部に開口を形成する工程を要する。この工程は、マスクの位置合わせが困難であること等に起因して、行うことが困難である。これに対して、本実施形態によれば、溝の底部に開口を形成するという工程を用いることなく、電極間絶縁膜12に開口12aを形成できる。
【0066】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例に想到し得るものであり、それら変更例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0067】
【図1】本発明の一実施形態に係る半導体装置の一部を示す平面図。
【図2】本発明の一実施形態に係る半導体装置の主要部を概略的に示す断面図。
【図3】図2の構造の製造工程の一部を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】図12に続く工程を示す断面図。
【図14】図13の工程において得られる構造の他の部分を示す断面図。
【図15】図13に続く工程を示す断面図。
【図16】図15に続く工程を示す断面図。
【符号の説明】
【0068】
1…半導体基板、2…素子分離絶縁膜、3…トンネル絶縁膜、11…フローティングゲート電極、12…電極間絶縁膜、12a…開口、13…コントロールゲート電極、13a…第1部分、13b…第2部分、14…シリサイド膜、15…ソース/ドレイン拡散領域、16…スペーサ、17…層間絶縁膜。




 

 


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